【摘 要】
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本文提出了一种高集成度可编程分频器.基于除2/除3基本分频单元的特殊结构,通过对基于除2/除3单元的级联式可编程分频器的关键模块的改进,将普通的CML(CurrentModeLogic)型锁
【机 构】
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南京邮电大学电子科学与工程学院 南京 210003
【出 处】
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中国电子学会电路与系统学会第二十四届年会
论文部分内容阅读
本文提出了一种高集成度可编程分频器.基于除2/除3基本分频单元的特殊结构,通过对基于除2/除3单元的级联式可编程分频器的关键模块的改进,将普通的CML(CurrentModeLogic)型锁存器改进成包含与门的锁存器,从而有效地降低了电路功耗,提高了整体电路速度,并使版图更紧凑.采用SMIC0.18μmCMOS工艺,在工作电源电压Vdd=1.8V,输入频率Fin=2GHz的情况下,可实现任意整数步长为1的分频比.
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