随着集成电路工艺的不断发展,特征尺寸已经进入纳米级,芯片的集成度和性能得到了极大的提高。但是越来越快的时钟主频不可避免地造成了功耗的增加,使得功耗成为了除芯片的性能和面积之外,越来越受关注的设计指标。降低功耗不仅可以延长电池使用时间,给用户带来更好体验,还可以降低散热封装成本,减少额外的冷却系统。在移动终端迅速发展的趋势下,低功耗设计已经逐渐成为集成电路设计的一个重要研究方向。本文的研究对象是多核CPU芯片中的一个模块,该模块包含两个电源域,每个电源域均可实现1.0V、0.8V和off三种工作状态的切换,规模约为246万门,最高工作频率为1.949GHz。本文以统一电源格式UPF对模块进行了低功耗电源意图描述,基于Samsung最新的7nm工艺,使用Cadence公司的布局布线工具Innovus完成了模块的后端物理设计和功耗优化,随后使用Voltus功耗签核工具对功耗优化结果进行了分析。论文的主要工作和取得成果如下所示:(1)基于综合完UPF后的门级网表完成了模块的后端物理设计。在布局规划阶段,完成了模块形状和面积的确定,UPF中描述的不同电源域的划分,Hard Macro的摆放,电源关断技术所需的电源开关单元的摆放。随后进行了标准单元布局、时钟树综合、布线及相关优化。(2)在时钟树综合阶段改进了标准时钟树综合流程,使用Early Clock Flow进行时钟树生长。结果表明Early Clock Flow生成的时钟树性能优于标准流程生成的时钟树,最差建立时间违例Setup WNS由原来的-114ps降低到了-55ps,优化程度51.75%,时钟网络功耗由原来的277.04m W降低到了260.02m W,优化程度6.14%。(3)改进了原来的全局物理综合流程,使用考虑功耗的全局物理综合对设计的功耗和时序进行优化。首先研究了静态功耗与动态功耗优化比对总功耗优化结果的影响,结果表明在leakage To Dynamic Ratio参数于取值范围0～1之间取0.5时,总功耗的优化幅度最大。接下来研究了在High、Low和None三种功耗优化模式下,对功耗和时序的影响。以None模式下的结果作为对比参照,在High模式下,优化后的总功耗由1748.14m W降低到了1448.90m W,优化程度17.12%,时序方面Setup WNS衰退了14ps,Hold WNS衰退了7ps。在Low模式下,优化后的总功耗由1748.14m W降低到了1633.44m W,优化幅度6.56%,时序方面Setup WNS衰退了5ps,Hold WNS衰退了3ps。两种模式下,因优化功耗而产生的时序衰退均在可接受范围之内,通过timing ECO均可完全修复。本文使用的功耗优化方法及结果可以对先进工艺下的芯片功耗优化提供一定的技术参考,选择合适的静态功耗与动态功耗优化比以及功耗优化模式,均有助于获得所期望的功耗与时序结果。