深度卷积神经网络(Deep Convolutional Neural Network,DCNN)在语音识别、图像检测等领域各个领域都得到了充分发展。由于CNN的计算量非常大,很难将其应用到具有能量限制的嵌入式平台和物联网设备上。但是,近年来可编程逻辑门阵列(FPGA)的发展,由于它本身具有大量的计算资源和出色的能量效率和可编程性的特点,可以设计独特的并行计算架构,使得卷积神经网络能够在低功耗的嵌入式设备上使用。现如今的硬件加速器设计倾向于使用类似于基于乘法累加器阵列(Multiply-Accumulator,MAC)的底层架构,这种方法得缺点是有可能使得FPGA上DSP的数量限制了加速器的性能,但是其他片上资源没有得到充分利用。为了解决这个问题,本文考虑转变卷积计算的方法,转换加速器的设计空间,并释放对所需DSP资源的压力。使用本文的方法能够平衡的利用片上存储器、逻辑资源和DSP资源,因此本文的加速器明显优于现有技术。本文利用深度卷积神经网络卷积计算的稀疏性,将模型进行剪枝、量化,提出了一种新的稀疏卷积方法 ABM-SpConv(Accumulate-Before-Multiply Sparse Convolution),它首先执行特征映射的累加,然后将部分结果乘以非零权重。通过这种方法,在卷积运算过程当中实现了更多的累加运算而不是乘法运算,因此,当在硬件中实现时,性能是累加器而不是乘法器约束的,从而在FPGA上实现时放宽了对DSP单元的需求,提高了资源的利用率。设计了一个基于FPGA的低功耗、高并行度的异构并行计算框架,使用开放运算语言(Open Computing Language,OpenCL)进行编写,包括任务调度单元、提取/存储单元、多个卷积单元及其他的功能层单元。通过使用任务调度程序对卷积单元进行同步,以解决各稀疏卷积核之间计算负载不均衡。对稀疏的网络模型进行编码,以解决稀疏权重存储的不规则性导致的带宽效率过低的问题。卷积单元由累加器和乘法器的异构阵列组成,以匹配ABM-SpConv的不同计算流程。本文将所提出的稀疏深度卷积网络加速器架构实施在DE5-Net平台上,并实现了 ResNet-18,ResNet-50网络,取得了良好的效果,识别一张图片的时间分别为7 ms和15 ms,并且在能效比方面是GPU的3倍,CPU的34倍,具有极佳的能效比。吞吐量分别达到了 532 GOPS和546 GOPS,与当前最先进的架构相比,提升了 2倍。