本文主要研究了3GPP协议规定的Turbo码编码方案,完成了SW-Max-Log-Map算法的Turbo码译码器IP核的设计和实现。　　介绍了Turbo码的两大类译码算法。在此基础上,给出了Turbo码SW-Max-Log-Map译码算法的浮点和定点仿真性能分析。　　根据定点仿真模型确定的硬件设计参数,本文完成了SW-Max-Log-Map算法的Turbo码译码器IP核的设计和验证,详细阐述了Turbo码译码器IP核的硬件实现结构。分别详细讨论了各子模块的功能及实现,特别给出了交织器和SW-Max-Log-Map核心译码模块的硬件实现方案,完成了译码器各级子模块和顶层模块的RTL级设计,并对所有模块进行了功能仿真。最后按照“TOP-DOWN”的策略完成了译码器的逻辑综合和静态时序分析。Turbo码译码器IP核的验证结果表明该设计满足3GPP标准。　　Turbo码的译码过程计算量巨大,因此,采用传统的方法实现将面临译码延时大的难题。与传统方法相比,本文在译码器的硬件设计实现时,采用了滑窗技术,引入了乒乓buffer的机制,使交织地址计算和迭代译码过程同时进行,大大减少了译码延时和硬件资源的消耗。同时,在设计中还加入了流水线技术,进一步提高了译码速度。