【摘 要】
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Verilog是工业界广泛使用的一种硬件描述语言,可用于不同抽象层次的数字系统建模.为了确保开发的正确性,对Verilog语言的准确理解是十分必要的.而目前它的形式化语义研究还不
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Verilog是工业界广泛使用的一种硬件描述语言,可用于不同抽象层次的数字系统建模.为了确保开发的正确性,对Verilog语言的准确理解是十分必要的.而目前它的形式化语义研究还不够充分,这就使得在实际应用中语言的使用者对该语言各个成分的含义可能存在不同的理解,从而导致潜在的危险.本文用形式化的方法对Verilog的语义进行研究,建立了一个Verilog的操作语义模型.该模型分别用二元组和四元组描述了非并发和并发成分的状态,刻画了不同语句的状态转换规则,并用实例描述了并发程序的执行过程.在操作语义研究的基础上,本文提出了一种从Verilog到Java的翻译器模型.该模型定义了一组Verilog语法结构向Java转换的规则,其范围覆盖Verilog行为描述和结构描述的本质特征,使翻译得到的Java代码能够最大限度的模拟Verilog源代码执行时的行为,从而借助Java语言的资源构建Verilog的模拟器.在此基础上给出了翻译器模型的实现方法,包括系统总体设计思想,设计的关键技术及所采用的工具,并通过实例测试了该翻译器模型.
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