论文部分内容阅读
维特比(Viterbi)搜索计算是语音识别系统中不可缺少的一部分。通过分析可知，随着待识别词条数量的增加，Viterbi运算量将增加。当待识别词条数多达10000个以上时，Viterbi搜索运算时间将占整个语音识别系统运算时间的50%。因此开展高速Viterbi IP核研究具有重要意义。本文设计一种基于二级流水线的双核Viterbi数字IP核。IP核算法部分采用高速线性Viterbi算法，设计成两个Viterbi运算模块结构，利用二级流水线协调两个运算模块同步不间断运算。在前端设计阶段，通过测试平台对IP核的Verilog代码进行功能验证。采用具有Altera EP2C70F896C6芯片的DEII开发板，对IP核进行FPGA原型验证。验证结果表明，在50MHz晶振，即每周期20ns的情况下，共占用5128个逻辑单元，2770个寄存器，136个端口。物理设计后，通过静态时序分析报告、DRC和LVS报告和后仿真结果可知，该IP核最终版图和功能正确，占用2018709.8平方微米面积，功耗为53.1毫瓦。在每时钟周期为20ns的时钟下，IP核完成一次蝴蝶运算需11.54ns，比单核结构Viterbi节省54%的运算时间。