随着工艺尺寸的缩小，在集成电路设计中，一方面追求更低功耗、更高集成密度依然是芯片设计竞争的焦点，基于IP核的SOC设计更是成为技术的主导，芯片的发展继续遵循摩尔定律前行；另一方面，芯片产品功能趋向于多样化发展，开发极低功耗中央处理单元以及嵌入式多媒体领域等高端通用芯片，需要更高的工作频率，使得功耗和速度的矛盾更加明显。几乎所有的芯片都包含诸如乘法器、加法器等基本的运算电路，担当最基本工作的运算电路的性能显著影响着整个SOC的性能，因此，迫切需要对这些基本的运算单元进行功耗和速度的优化。从电路的逻辑设计方法来讲，分为传统的布尔逻辑和Reed-Muller(RM)逻辑。所有的数字电路都可以单独由布尔逻辑或者RM逻辑来实现。布尔逻辑技术相对成熟，RM逻辑技术有待进一步完善和发展。在数字电路优化上，每一种逻辑都有其本身的优势和局限性。研究表明，采用基于布尔逻辑和RM逻辑相结合的双逻辑设计方法，能够有效地优化电路的性能。本文从运算电路的逻辑结构和晶体管设计出发，采用双逻辑的方法，对运算电路乘法器、加法器以及基本的逻辑门单元进行功耗优化设计。本文主要工作如下:（1）运算电路乘法器的压缩树设计研究。针对现有压缩器结构上的局限性，从逻辑结构上构建新型压缩树的基本单元，提出了几种N-3(N=5,6…,12)压缩器。该类压缩器有较大的压缩基数，构建乘法器的压缩树时，可以给EDA综合工具提供更多的优化空间。提出的压缩器设计具有潜在的低功耗特性，丰富了压缩树的构建方式。通过对压缩树构建综合结果的分析,表明在保证工作频率的基础上，优化了压缩树的功耗，并一定程度上减小了压缩树的面积。（2）低能耗基本运算单元设计研究。运算电路的基本运算单元对整个电路的性能起着至关重要的作用，诸如全加器、压缩器等。从运算单元结构本身进行晶体管设计优化，进行了双逻辑拆分和采用混合逻辑的设计方法，用各自独立的模块分别产生输出端信号，减小了中间信号输出负载，优化了电路的延时。同时，不同的模块分别采用适合在低电压下工作的低功耗模块设计以降低电路的功耗，从而降低了电路的功耗延时积PDP，与已公开发表的电路相比，能耗优化效果显著。（3）基本运算单元低漏功耗设计研究。在深亚微米集成电路设计中，漏功耗已成为不可忽略的重要因素。对富含有Reed-Muller(RM)逻辑特性的加法器及相应的异或门单元进行了低漏功耗分析和设计，通过多阈值电压技术和沟道长度调制技术，对双逻辑运算单元进行了优化，有效的减小了电路的漏功耗。