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随着集成电路（IC）工艺和射频（RF）技术的快速发展,RFIC芯片面积持续减小,运行速度不断加快,与此同时,芯片的静电放电（ESD）防护需求也越来越高,给ESD防护设计带来了新的挑战。虽然ESD对RFIC的影响已经引起业界的广泛关注,并提出了一些适用于RFIC的ESD设计方案,但是,由于IC工艺和应用领域的多样性,一些已有方案难以满足日新月异的RFIC芯片对ESD防护方案的低触发电压、高开启速度以及低电容的应用需求。因此,本文以基本的ESD防护器件单元为基础,针对RFIC的片上及片外不同的应用需求,分别设计了合适的片上及片外ESD防护方案,并利用传输线脉冲测试（TLP）系统和网络矢量分析仪对设计的实验器件进行了测试,分析了它们的ESD防护性能参数,并结合TCAD（Technology Computer Aided Design）仿真,深入研究了防护器件的内部工作机理。首先,阐述了RFIC的工作特性、ESD防护需求及ESD防护设计窗口,概述了TLP测试方法,介绍了TCAD仿真软件Sentaurus的操作流程;重点分析了二极管、双极型晶体管（BJT）、栅接地N型MOS（GGNMOS）、可控硅（SCR）等基本ESD防护单元的工作原理,利用Sentaurus仿真并分析了它们在ESD脉冲作用下的内部物理机制。其次,针对RFIC的片上ESD防护设计需求与工作特性,设计并制备了若干改进型器件,包括跨桥型SCR器件（MLSCR）、低触发SCR器件（LVTSCR）、内嵌PMOS双向SCR器件,RC触发内嵌PMOS双向SCR器件以及内嵌NMOS二极管触发SCR器件（NMOS-DTSCR）。经Sentaurus仿真与TLP测试,发现MLSCR与LVTSCR器件均可有效地降低器件的触发电压,但维持电压较低、电压回滞幅度较大。与前述两器件相比,内嵌PMOS双向SCR器件的电压回滞幅度较小,但由于栅极电位的不可控性,器件存在漏电现象。通过引入RC触发电路,控制栅极电位,RC触发内嵌PMOS双向SCR器件的漏电流可控制在10-10 A,电压回滞幅度可减至1.33 V,开启时间可降至12.60 ns,且具有强ESD鲁棒性等特点,其不足之处是器件面积较大。通过在二极管触发SCR器件中引入NMOS而设计的NMOS-DTSCR器件,触发电压与维持电压均较小,电压回滞幅度仅为0.20 V,导通电阻从2.84Ω降至2.36Ω,失效电流从1.85 A升至3.13 A,且器件面积较小,寄生电容也较低。上述实验器件的ESD防护特性可为RFIC的片上ESD防护设计提供参考。最后,针对RFIC的片外ESD防护设计需求与工作特性,设计并制备了改进型瞬态电压抑制器（TVS）器件。经TLP测试与3D TCAD仿真,发现改进型TVS器件具有约2.20 V的低触发电压、302 fF的低寄生电容以及3.80 A的高失效电流等优点。为了进一步提高器件的开启速度,在改进型TVS中优化了Pwell中N+注入区的版图,使开启速度提高了17.8%。此外,通过在改进型TVS中引入浮空栅,可进一步减小导通电阻。通过Sentaurus仿真分析了器件在ESD脉冲作用下的工作机理,验证了电学性能的可靠性。