近年来，随着通信技术的不断发展，低密度奇偶校验码(LDPC码)得到越来越多的应用。低密度奇偶校验码具有与香农极限差距极小、编译码执行能力极为高效等特点。与非结构化的随机LDPC码相比，准循环QC-LDPC码构造更加灵活，硬件实现方面更为突出。它可以根据结构特点采用并行方式运行，因此逐渐成为研究领域热点。随着信道的变化，仅支持单一参数LDPC码的编译码器已经不能满足现代通信应用的发展，实际中的通信系统逐渐采用多参数QC-LDPC码作为信道编译码方案。本文针对目前QC-LDPC码编译码器结构不够灵活、编译码延时较大的问题，研究了一种能够支持多参数的编译码器，该编译码器具有较低的复杂度。本论文给出了便于FPGA实现的QC-LDPC编译码算法。编码算法方面，对复杂度和编码吞吐率等方面综合考虑，给出了基于移位寄存器方式的编码算法。译码算法方面，在基于最小和算法基础上，研究出了一种改进的算法，通过仿真得出该算法性能优异且复杂度较低。根据给出的编译码算法，完成了基于FPGA实现的编译码器方案。对校验码元和信息存储模块进行优化，利用简单的移位寄存器实现了多参数的QC-LDPC编码器。通过采用部分并行结构的设计，在外信息存储方案上进行合理规划，在模块中采用了乒乓操作、流水线工作方式，提高了译码器的吞吐率，且消耗的硬件资源与单参数的相当。完成了各个模块的功能及设计，绘制出了模块的状态转换图、RTL视图。利用Verilog语言对功能模块的硬件结构进行描述，给出了ModelSim时序仿真图，对各个模块进行验证。本文对整体结构进行仿真和性能评估，确定了本文设计的有效性。