随着集成电路设计和制造技术的不断进步,芯片的集成度和复杂度也以惊人的速度发展。芯片测试遇到了前所未有的挑战,测试费用越来越高,出现了设计、生产费用与测试费用倒挂的局面。尤其是深亚微米工艺的使用,生产过程中出现的故障也越来越多样,且不易测试。在这种情况下,可测性设计(Design-For-Test)技术成为解决芯片生产测试问题的主要手段之一,日益引起人们的重视。可测性设计即调整电路的内部结构,使电路变得易测。当今芯片设计业已从片上系统(SoC)向能够实现多种SoC互连通信的片上网络结构发展。单个芯片上集成了更多数量的晶体管,能够完成更加复杂的功能。另外由于日益紧迫的市场要求,芯片的设计周期变得很短,芯片中大量地运用预先设计好的标准IP模块。所以,片上网络(NoC)结构的显著特点就是规模巨大和互连通信复杂。但是如此大规模的结构其制造故障也会随之提高,这就对其测试提出了更高程度的要求,需要采用合理的测试策略及测试体系来对片上网络进行测试,以节省测试开销。因此研究NoC测试策略及测试体系对解决NoC及未来电路测试难点有重要意义。 本论文首先介绍了集成电路测试流程及测试在各阶段中发挥的作用,阐述了可测性测试方法的思想及几种电路测试方法。然后介绍了各种测试技术的原理及特点,包括边界扫描测试、嵌入式核测试及内建自测试(BIST)。 在此基础上,本文着重研究了片上网络(NoC)的体系结构、设计方法。针对NoC的体系结构特点及NoC所面临的测试难点,对NoC的通信互连结构和资源内核分别提出了各自的测试策略及测试体系。由于NoC资源中可包含各种类型的IP核,已经无法仅用一种测试方法进行测试,针对它的特点,本论文研究一种层次化测试体系,通过三种测试技术共同完成NoC资源的测试,以节省测试开销,同时满足NoC测试的需求。而对于通信互连结构的测试,本论文采用了单方向和混合方向相结合的广播测试机制,以快速、准确地定位通信互连故障。