随着现代通信和信号处理,特别是移动、机载、星载设备日益增加的复杂度对数字信号处理(Digital Signal Processing, DSP)芯片在速度和功耗上的要求越来越高。基于超大规模集成电路(Very Large Scale Integration, VLSI)技术的专用DSP芯片在完成复杂的信源编码、信道译码、解调、信号变换等高速信号处理中具有不可替代的地位,而处理速度和功耗的矛盾是VLSI设计中面临的重大问题,并行处理技术是有效的解决方式之一。余数系统(Residue Number System, RNS)是一个非权重并行数值表征系统,它以改善传统并行处理器中的单个处理单元的性能为目标。本文围绕RNS应用于DSP系统的几个关键问题——余数基构建及模加法器设计、数值缩放和RNS检测问题的算法及VLSI实现技术展开讨论,为高速、低功耗DSP芯片的VLSI设计提供一种有效的解决方法。’在构建基于RNS的DSP系统时,余数基的形式直接决定了整个余数系统的复杂度。本文第三部分给出了一种余数基并行度和通道间平衡度的定义方法,从余数基的动态范围利用率、并行度、通道间平衡度和模加法器实现复杂度等方面对常见余数基进行了性能分析,为余数基的选择提供了一种可供参考的依据,并以此提出了一种高效的以2”、2n-1和2n-2k-1为分量的多通道余数基构建方法。由于模加法器是RNS的基本运算单元,论文第四部分基于进位修正和并行前缀算法提出了模2n-2k-1加法器的通用算法和VLSI实现结构,消除了通常的模加法器中冗余的进位信息计算单元,并可选择采用已有的任何并行前缀结构,分析结果表明在同类型模加法器中具有优良的“面积×时延”特性,从而为论文第三部分所提出的余数基的应用奠定了基础。余数系统的数值缩放(Scaling)是避免DSP运算溢出的主要方法,是推动RNS在DSP系统中应用的基本问题之一。本文第五部分首先提出了有符号余数系统数值缩放通用算法及VLSI并行实现结构,通过引入的修正常量简化有符号RNS整数的数值缩放,并给出了一种用于基扩展的冗余基更新方法。基于此,结合具体余数基完成了其2n缩放的VLSI实现。然后,提出了基为{2n-1,2n,2n+1}的有符号余数系统2n缩放实现结构,从而使这一被广泛关注的余数基的研究更为完善。此外,本文第五部分还提出了一种基于余数系统2n数值缩放的R/B (Residue to Binary)转换算法,将R/B转换运算中的位宽限制在n比特内,从而避免了在R/B转换中涉及到的大位宽加法操作。在通信信号处理中将不可避免地涉及到信号的门限判断等问题,但由于RNS的非权重特性,在余数系统中较难直接进行RNS整数的大小、符号、奇偶及运算溢出等判断,本文将它们统一归为RNS的检测问题。在论文第六部分中,分析了RNS的这些检测问题之间的内在联系,给出了从其中某一问题解决其它检测问题的方法。结合CRT、MRC及在有关定理推导和证明的基础上,提出了基为{2n-1,2n+1,22n+1}的余数系统奇偶检测算法及VLSI实现结构。最后,基于以上关键技术的研究,论文第七部分给出了两个RNS用于现代通信及信号处理中的设计实例,包括FIR (Finite Impulse Response)滤波器和基于RNS的OFDM (Orthogonal Frequency Division Multiplexing)解调中关键单元的VLSI实现结构。结果表明较传统二进制系统具有更好的时延和面积特性。