随着集成电路工艺制程和IP集成技术的不断进步,集成电路芯片的结构愈加复杂,芯片的开发周期越来越长,验证的难度也越来越高。由于芯片的零缺陷容忍度和高昂的流片费用,因此在流片之前需要进行全面的验证。提高芯片验证的质量和缩短验证周期变得至关重要。传统的验证方法已经无法满足如今芯片验证的需求,此时UVM（Universal Verification Methodology）应运而生。通用验证方法学是一个以System Verilog类库为主体的验证平台开发框架,验证开发人员可以利用其重用性的组件来构建具有标准化层次结构和接口的功能验证环境;UVM是由Cadence、Mentor、Synopsys三大EDA厂商联合推出的新一代验证方法学,现已成为验证领域的标准。相对于传统的验证方法,其最突出的优点是可重用的验证环境、产生受约束的随机激励和覆盖率驱动策略等,从而能有效地提高集成电路验证的完备性和效率。自UVM方法学推出以来,国内外大量的专家学者对UVM展开了深入研究和应用,但是这些研究存在一个共同的问题:搭建的验证平台均只能实现验证环境的复用,而无法实现测试用例的复用。因此,非常有必要对测试用例的复用进行详细的研究,来达到提高集成电路验证效率和缩短芯片开发周期的目的。针对上述所描述的UVM研究和应用存在的问题,本文提出一种提高集成电路验证重用性方案。该方案应用UVM和直接编程接口技术,实现通用验证方法学和C语言程序的交互通信,不仅降低了通用验证方法学使用的复杂度,而且使得C语言测试用例在不同的测试层次中移植重用,例如C测试代码从集成电路子系统级到片上系统级的重用。为验证本方案的正确性,本文以APB-SPI子系统作为实验对象,在linux系统下运用Mentor公司的Questasim 10.6c版本仿真软件搭建其UVM验证平台。然后开发其大量的UVM和C测试用例,并将验证进度通过覆盖率进行量化。实验结果:每一个测试用例运行后的数据真实值与期望值相同;Questasim生成的验证报告正确无错误;功能覆盖率达到了预期的100%;最重要的是,在实验中将虚拟处理器嵌入验证平台,保证了C测试用例从集成电路子系统级到片上系统级运行的正确性,达到测试用例复用的目的。实验过程中激励开发简单且调试方便,实验结果表明能够实现UVM环境和测试用例的重用,从而提高集成电路UVM验证的重用性,达到缩短芯片开发时间的目的。