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模拟数字转换电路(ADC)是VLSI数字信号处理系统中的重要模块,采样保持电路(S/H)是ADC中的关键单元电路。当ADC的精度达到12bit以上时,受时钟影响的孔径时间不确定性会引起采样点偏移,从而导致采样保持电路信噪比降低,直接影响采样保持电路的精度,进而影响整个ADC的性能。因此需要采用时钟稳定电路产生更精确的片上时钟以减小孔径时间不确定性。本文研究并设计了一种基于电荷泵锁相环的时钟稳定电路,该电路将应用于12bit精度,100MHz采样频率的流水线ADC中,为其提供100MHz,5