CDMA终端芯片设计是CDMA技术应用领域中一个具有重要实际应用价值和广阔应用前景的研究课题。如果CDMA终端芯片研制成功将大大降低终端的成本，提高性能。本文基于CDMA技术，对第三代移动通信CDMA2000 1X的下行链路解码模块作了深入探讨和研究，并用大规模可编程逻辑器件进行了解码模块的设计。设计中硬件采用了ALTERA公司的现场可编程门阵列(FPGA)，软件采用了ALTERA公司的QuartusⅡ、MaxplusⅡ。 本文的研究和设计分为以下两个部分： 第一部分，详细介绍了CDMA2000下行编码结构和相应的解码算法，对解码算法在硬件中实现作了深入探讨。用硬件描述语言Verilog HDL设计了解码模块，主要包括约束长度9的卷积码的维特比译码器、解交织模块、去符号删除模块。约束长度9的维特比译码器可以工作在86MHz(在EP20K100E-1上得到的参数)，解码速率可以达到330K以上，满足了CDMA2000 1X对接码速率的要求。给出了该系统的测试方案，并给出了测试仿真波形，根据软件仿真和硬件测试结果表明本论文设计的维特比译码器是可行的。 第二部分：在对维特比译码器深入研究的基础上，对多种约束长度和多种码速率的卷积码的维特比译码器硬件实现方法进行了研究，提出了在以上维特比译码器基础上的改进方案，并且在测试平台上进行了仿真和测试。仿真波形结果和硬件测试表明该方案是可行的。