【摘 要】
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现代无线通信技术具有高速率、多协议、多通路的特点,阵列化可重构高速模数转换器作为现代无线通信技术的关键模块,对其展开研究具有重大的意义。近年来CMOS工艺在深亚微米尺寸下延续摩尔定律,额定电源电压以及晶体管的本征增益不断减小,导致模拟电路设计越发困难。近年来,大量的研究聚焦于数字电路占比极高的时间域模数转换器。由于其大量采用数字电路,具备和数字电路一致的众多优点,比如对噪声不敏感、速度快、面积小等
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现代无线通信技术具有高速率、多协议、多通路的特点,阵列化可重构高速模数转换器作为现代无线通信技术的关键模块,对其展开研究具有重大的意义。近年来CMOS工艺在深亚微米尺寸下延续摩尔定律,额定电源电压以及晶体管的本征增益不断减小,导致模拟电路设计越发困难。近年来,大量的研究聚焦于数字电路占比极高的时间域模数转换器。由于其大量采用数字电路,具备和数字电路一致的众多优点,比如对噪声不敏感、速度快、面积小等等,非常适合高速低功耗设计。本文首先着重介绍阵列化可重构高速时间域模数转换器的技术要点,包括子模块的设计方法、时序交织算法的算法原理。子模块包括有高速时钟恢复电路、时钟分配网络、高线性度高精度电压时间转换器、低抖动高分辨率时间数字转换器。本文着眼于影响电路关键性能的技术原理进行详细介绍,包括时钟抖动对采样效果的影响、开关电路非理想因素的影响、环振抖动的来源、触发器建立时间及采样时间、时序交织对FFT频谱的影响。对影响电路性能的种种因素的解决方法也在技术原理的分析之后一并给出。本文结合环振固有的动态元件随机匹配特性以及双采样原理下噪声扰动的特性,创新性地结合时间域技术及时序交织技术设计了一款1-5GS/s,8-10bits的阵列化可重构时间域模数转换器。为深亚微米下高速电路的设计方法提供了新的设计思路。本文构建了考虑非理想因素的噪声模型,完成了整体的电路及版图设计,提出了相应的编码算法。各模块的关键性能指标的仿真验证结果也在文中展示。芯片的设计结果基于SMIC 40nm标准CMOS工艺流片得到了验证,测试结果表明在1.25GS/s的工作频率下,奈奎斯特频率处ENOB为8.0bits,SFDR为56.5d B,FOM为106f J/step。在2.5GS/s的工作频率下,奈奎斯特频率处的ENOB为7.2bits,SFDR为57.3d B,FOM为114f J/step。在5GS/s的工作频率下,奈奎斯特频率处的ENOB为5.6bits,SFDR为43.0d B,FOM为210f J/step。
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