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串行通信技术是目前数据通信采用的主要方式，时钟数据恢复（CDR）电路是其中的数据接收器的关键组成部分，其性能决定了接收器的总体性能。目前CDR技术的一个重要发展趋势是朝着适应有多速率或宽范围连续速率要求的场合发展，因此本文着重研究了基于锁相环（PLL）的连续速率CDR的设计，详细讨论了各种相关模块，如鉴频鉴相器（PFD）、多频带环形压控振荡器（VCO）、电荷泵（CP）等。采用SMIC0.18μm CMOS工艺，设计了一种622～3125Mbps全速率CDR电路。其中的CDR电路主要由全速率PFD、多频带环形VCO、CP等模块组成。其中，全速率PFD鉴频鉴相功能良好，且结构简单，功耗和面积较低。多频带环形VCO解决了高振荡频率和低增益之间的矛盾问题。采用自举基准和运放的CP减小了各种非理想因素的影响。仿真结果表明，电路工作正常，该CDR电路能恢复622～3125Mbps之间的伪随机数据。版图尺寸700μm×421μm，在1.8V电源电压下，输入伪随机速率3125Mbps时，功耗为100.8mW，恢复出的数据和时钟的抖动峰峰值分别为5.38ps和4.81ps。采用SMIC0.18μm CMOS工艺，设计了一种622～3125Mbps半速率CDR电路。该CDR电路主要由半速率PFD、多频带环形VCO、CP、并行判决电路等模块组成。其中，半速率PFD主要由四个双边沿触发器组成，结构简单，功耗和面积相应降低。CP采用增益自举共源共栅放大器和互补开关电路结构，减小了各种非理想因素的影响。并行判决电路实现数据的1:2分接输出。仿真结果表明，该CDR电路能正常恢复622～3125Mbps之间的伪随机数据。版图尺寸为886μm×687μm。在1.8V电源电压下，输入伪随机速率3125Mbps时，功耗为120mW，恢复出的数据和时钟的抖动峰峰值分别为5.18ps和4.41ps。