近年来,公路交通的发展导致了交通压力的日益增大,收费时间成为了公路交通急需解决的问题。电子不停车收费系统(ETC)可以明显的减少车辆通过收费站的收费时间,因此成为解决这一问题的有效方案。基带电路是ETC系统重要的组成部分,连接着ETC系统的CPU和射频收发单元,一方面将CPU的数据处理后交由射频收发单元,另一方面则将来自射频收发单元的数据提取出来交由CPU处理。在结构上基带电路包括高级链路控制协议(HDLC)、线路FMO(Bi-Phase Space,双相间隔编码)编解码以及车载单元(OBE)智能电源管理模块。为了规范ETC设计,提高系统的兼容性,统一标准,我国制定了电子收费专用短程通信国家标准。本文对国家标准中与基带电路相关的物理层和数据链路层进行了分析,并遵循国家标准进行了基带电路的设计。对于HDLC本文基于Wishbone总线,采用“自顶向下”的设计方法,根据要求的功能先设计出项层的原理框图。再把各个模块细化为子模块,对较复杂的设计则把各子模块分成一层层的下级子模块,使用Verilog语言完成程序代码。FMO的实现则根据编解码规则采用原理图的方式进行设计,最后将HDLC与FMO编解码经过综合、仿真等过程,将程序下载到FPGA芯片中进行实际波形的测试与验证。对车载单元智能电源管理提出了睡眠模式与激活模式,同时又采用了分级模块化策略与分时划分策略以进一步降低系统的功耗。最后设计原理图及PCB电路板,完成电路板的软硬件调试。