随着工艺发展到深亚微米水平，静电放电已经成为影响集成电路产品可靠性的严重问题，芯片必须有专门的防护电路来减轻ESD的威胁，尤其对于RFIC来说，ESD防护面临着更大的挑战，不但需要满足ESD防护的等级，还需要考虑ESD防护网络和核心电路之间的相互作用。ESD保护电路所带来的寄生效应，将会使RFIC的性能参数退化，尤其随着工作频率的提高，这种退化作用将更加明显。所以一方面ESD防护器件的面积越小，引入的寄生电容也越小，但是另一方面ESD防护器件的面积越大，承受ESD电流的能力也越大，所以提高ESD的鲁棒性和提高其对核心射频电路的透明性往往是矛盾的。目前射频集成电路的ESD防护设计，已经成为ESD领域的研究热点和难点。本论文主要研究了两方面的内容，一方面是ESD器件的研究，从分析器件在ESD应力下的失效机理和失效模式入手，得出了ESD设计窗口和设计指标的要求；通过对主要ESD器件，如二极管，MOS管和SCR工作机理的分析，通过采用新的器件结构和调整器件的结构参数，来使其满足设计窗口的要求，另外提出了分析的DTSCR的结构，给出了其在不同数量二极管串和不同触发位置的仿真结果。另一方面研究了全芯片的ESD防护，分析了静态和动态的Power Clamp的工作原理，提出了一种RC触发MOS管的Power Clamp电路，优化了延时模块，保证了ESD事件发生时有足够的泄放时间，有良好的关断机制，保证ESD时间结束及时关断，还能有效的防止误触发。论文还比较了一款LNA在使用LVTSCR和GGNMOS两种ESD防护结构，采用不同宽度在达到HBM-2KV的防护水平下，对其S参数和噪声系数的影响。