【摘 要】
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近二十多年是移动通信飞速发展的黄金年代,无论是2001年挥别1G拥抱2G还是现如今低时延、低功耗、高可靠的5G通信也逐步在我国普及开,这无不得益于无线射频收发技术的进步。锁相环频率综合器能通过反馈系统迅速调节振荡器产生高频率、高精度的本振信号,在许多射频收发系统中扮演着极为重要的角色。目前,得益于CMOS工艺的特征尺寸不断缩小,全集成射频收发芯片在众多无线通信产品中被广泛应用,相应地,更高性能的锁
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近二十多年是移动通信飞速发展的黄金年代,无论是2001年挥别1G拥抱2G还是现如今低时延、低功耗、高可靠的5G通信也逐步在我国普及开,这无不得益于无线射频收发技术的进步。锁相环频率综合器能通过反馈系统迅速调节振荡器产生高频率、高精度的本振信号,在许多射频收发系统中扮演着极为重要的角色。目前,得益于CMOS工艺的特征尺寸不断缩小,全集成射频收发芯片在众多无线通信产品中被广泛应用,相应地,更高性能的锁相环频率综合器必须被设计出以适应该趋势,尤其在高输出频率、宽变频范围、低功耗、低抖动等方面需要有新的突破。因此,本文重点围绕低抖动锁相环频率综合器设计所面临的各项挑战以及需要的关键技术展开了深入的研究,主要工作如下:本论文首先详细介绍了锁相环频率综合器中值得关注的一些性能指标,接着简述了锁相环的基本构成以及工作原理,并在S域内构建了整个锁相环的线性模型来进一步研究环路的动态特性和稳定性,然后在该模型基础上引入了各噪声源,分析了环路的噪声传输特性,总结了在系统设计层面优化相位噪声的途径。其次,论文从设计导向出发,分析抖动来源以及如何降低抖动。由于单级锁相环结构的局限性,在输出频率高、总分频比很大时对其进行抖动优化效果有限,为了解决这些问题,文章阐明了级联锁相环理论中只要合理设置两级各自带宽就能实现比单级结构更低抖动的思路,并提出了本文用于实现超低抖动的双路径锁相环（DPPLL）-亚采样锁相环（SSPLL）级联型锁相环架构。将DPPLL比例路径与积分路径分离后带来的面积小和相噪低的优点以及SSPLL无需设计高速分频器带来的相噪低和功耗低的优点相结合,实现了不增加巨额面积与功耗的条件下对抖动的优化。然后,给出了系统级设计时的各环路参数。按照系统级到模块级的设计步骤,接着,论文依次详述了鉴频鉴相器、电荷泵、压控振荡器、分频器、亚采样鉴相器、亚采样电荷泵等模块的工作原理及晶体管级的设计考量进行了较为深入的研究和分析,并对部分模块的设计作出了优化。最后对各模块以及环路整体进行了功能和性能方面的仿真验证。论文基于65nm CMOS工艺,设计了一款输出信号频率为16.6-20.5GHz的低抖动级联型锁相环频率综合器。27℃、1.2V电源电压、tt工艺角下的仿真结果表明,在20GHz载波频偏1MHz以及10MHz处,输出端的相位噪声分别为-111.0d Bc/Hz和-132.3d Bc/Hz;在10KHz-100MHz的积分区间内,时钟抖动为82fs。
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