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近年来,CMOS图像传感器(CMOS Image Sensor, CIS)以其高集成、高分辨率、低功耗等优点取得了长足发展。随着CIS像素阵列不断扩大,读出速度和动态范围(Dynamic Range, DR)的不断提高,它对读出电路的要求也越来越高,可以说读出电路设计已成为CIS的瓶颈,如何设计一个高优值(figure-of-merit, FOM)的读出电路成为摆在我们面前的重要课题。本文针对影响读出电路的速度、功耗等因素进行了分析,设计了一个可用于1M(1024x1024)像素CIS(帧频20fps)中的高优值读出电路。该读出电路由相关双采样(correlated double sampling, CDS)、可编程增益放大器(programmable gain amplifier, PGA)和接口电路三个子模块构成。采用TSMC 0.18um 3.3V CIS工艺完成版图设计和流片,后仿结果表明该读出电路可使1M(1024x1024)像素CIS的帧速率达到20fps(帧/秒),动态范围73.9dB。论文重点研究了CDS和PGA的设计。针对传统CDS中易产生列FPN(Fixed Pattern Noise)噪声,功耗和面积大的缺点,本问提出一中新的CDS结构,该CDS电路仅需一个列放大器,可有效抑制列FPN噪声,同时功耗和面积比传统设计降低一半。另外,我们提出了一种电容版图设计简单、反馈系数大、噪声小、线性度高的PGA结构。设计了一个可调补偿电容的运算跨导放大器(Operational Transconductance Amplifier, OTA),通过补偿电容调节OTA带宽,大大降低了PGA功。使用Nanosim仿真显示:在25MHz采样频率下, CDS功耗仅为1mW;PGA实现6dB步进,0~18dB增益变化范围,精度为12-bit,功耗仅为10mW;接口电路功耗为4mW。整个读出电路的优值为30 dB gM Hz /mW。