深亚微米工艺给VLSI电路设计者带来了许多新的挑战,片上通信已成为片上系统(SoC,system-on-chip)性能提升的瓶颈。随着集成电路特征尺寸的缩小、供电电压的减小、互连密度的增大、时钟速度的加快,全局片上通信存在如下三个主要问题:由寄生电容和耦合性电容造成的高功耗,由电容性串扰所产生的大传输延时和由深亚微米噪声所引发的低可靠性。作为未来SoC的发展方向,片上网络(NoC,network-on-chip)各节点间的低功耗、高速和可靠通信是关键。因而,NoC总线设计必须考虑上述三个问题。对于基于深亚微米总线的片上通信,目前的研究工作主要集中于总线编码技术。通过增加一些冗余信息,总线编码可以很好地消除串扰影响,同时可以提供一些差错控制特性以对抗噪声干扰。基于片上网络,本文从总线编码角度出发,主要从以下三个方面进行研究:第一,论述了深亚微米总线的一些特点,以及总线功耗、延时和可靠性模型。对现有的总线编码技术,包括低功耗码、串扰避免码和差错控制码进行了分析,为设计新的编码方案奠定基础。第二,为了能够同时处理功耗、延时和可靠性问题,本文基于统一编码框架论述了一种新的联合码——SEC-DAED-SDAEC+DAP码,即基于不等能力保护码和串扰避免码的综合码。针对NoC信息包结构,该联合码对信息的不同部分提供了不同级别的保护能力,即为信息头部的路由信息提供了更强保护能力,同时还联合串扰避免码以降低传输延时。通过采用SMIC 0.13um CMOS工艺的仿真结果表明,与未编码方案相比,在同等可靠性要求下,对10mm 32-bit并行总线采用该联合编码方案,可以获得38.25%的功耗改善和1.589倍的速度提升。第三,在基于包交换的NoC中,目前的总线编码设计主要采用基于整体编码的设计方式。由于路由节点要对所转发的信息包进行整体解码以得到路由信息,从而使得片上通信整体功耗和延时受路由路径的影响非常大。针对NoC信息包结构,本文采用了一种针对包头局部编解码的分组混合编码设计方式,并基于该混合编码设计方式讨论了一种HC-Triple-Hsiao-Dup码。由仿真结果可以看出,HC-Triple-Hsiao-Dup码在速度增益、功耗收益和面积开销方面的改善趋势要优于其它基于整体编码设计方式的编码方案。当平均hops为4时,HC-Triple-Hsiao-Dup码的速度增益和功耗收益分别为1.7和42%。