本文采用VHDL硬件描述语言设计实现了一个JPEG编码器，JPEG是一种数字图像压缩算法即国际标准ISO-10918-1。JPEG算法可以将数字图像压缩到12：1甚至到100：1，前提是允许对图像进行有损压缩和牺牲图像细节。 本编码器是为消费类电子产品如数码相机，数码摄像机等设备而设计的。这些应用都要求低价格、低功耗，芯片面积小和高速度。为了实现这些要求，本设计采用VHDL(VHSIC Hardware Description Language)硬件描述语言设计实现。采用硬件描述语言可以在行为级上对电路进行设计，然后再由EDA软件将其转换为硬件电路实现。随着可编程芯片时钟频率的不断提高，芯片容量的不断增大，可以在芯片上实现更复杂功能，这又使可编程芯片的应用更加广泛。本设计可以单独作为编码器在FPGA上实现，也可以作为一个IP核嵌入到其他设计中去。 用硬件实现JPEG编码器比用基于微处理器的软件编码器要困难许多。JPEG需要进行大量的浮点乘法运算，但用硬件实现乘法运算会占用比实现加法运算多得多的芯片资源。同时硬件实现浮点运算也十分困难，所以通常采用定点运算来逼近结果。本设计只在DCT变换部分实现了必要数目的乘法器，通过采用特定的量化表避免了在量化模块中进行除法运算，大大减少了乘法器的数量。为了便于读取数据和仿真，本文还实现了输出缓存和比特重组模块。 本设计采用ALTERA公司的QuartusⅡ软件设计和仿真，采用Cyclone系列器件需要约12600个LC。