随着数字通信的不断发展，数字通信中的基带发送与接收模块的设计已经集成于一片SOC芯片中。由于基带通信的产品成本低，功耗低，并且能实现短距离传输，在数字通信中得到了广泛的应用。因此，降低无线产品的功耗成为了基带收发机研究的重点。其中，基带处理系统中的差错控制编码也是系统设计的关键部分，其中包括CRC、扰码、交织以及维特比译码，它们在实际通信中得到了广泛的应用，尤其是维特比译码作为基带处理重要组成部分，低功耗以及小面积的研究成为了广泛研究的重点。因此，针对数字通信基带中的编译码技术进行研究具有重要意义。本文主要针对基带通信中的差错控制编码模块中关键技术进行研究，首先介绍了基带发送与接收模块的系统设计方案，并简要介绍了采用ASIC的设计流程。其次，针对差错控制编码中的卷积码编码与维特比译码、交织进行了研究，针对数据包的可选CRC、扰码模块进行了设计，本设计使用Verilog硬件实现语言，采用自顶向下的方法实现了设计，并重点针对(2,1,9)维特比译码器做了低功耗研究，使用四级流水串并结合的设计，提出采用改进的加、比、选单元(ACS)，降低了硬件复杂度，在提高时钟运行速率的基础上，降低了运行功耗。另外，在幸存路径存储单元还提出采用改进的路径相消的方法，有效的减少译码器的输出延迟，提高译码效率。在此基础上，对(2,1,9)维特比译码器的设计在Matlab平台上进行了Simulink的建模，验证此设计的可靠性。基于TSMC0.18μm CMOS逻辑工艺，在1.62V，125℃操作环境下，使用Design Compiler逻辑综合后静态时序分析，显示该译码器数据最大吞吐率为50MHz，encounter自动布局布线后的译码器芯片的面积约为0.212mm2，功耗约为22.9mW。