通信系统中，纠错编码的作用是保证通信传输的可靠性。LDPC码是一种特殊的具有稀疏校验矩阵的纠错编码，其性能逼近香农限。这种码具有实现复杂度低和数据吞吐量高的优点。由于其卓越的纠错性能，LDPC码受到了越来越多的关注，而在实际系统中如何有效地硬件实现LDPC译码器也成为了一项重要的课题。 随着移动通信技术的不断发展，“B3G”移动通信系统的研究进入了设计与实现阶段。为了满足多种业务和高数据率的需求，“B3G”系统方案采用了LDPC码作为纠错编码。本文的目的就是研究“B3G”系统中LDPC译码器的硬件结构以及如何用FPGA实现。 在简单回顾了信道编码的背景知识后，本文对LDPC码的基本概念以及译码算法进行了介绍。与BP算法相比，BPbased算法具有复杂度低的优点，因此选择了BPbased作为实现译码算法。 论文分析了三种不同的译码器结构：并行结构、串行结构以及部分并行结构，并提出了一种新颖的部分并行结构的LDPC译码器，较好地解决了当校验矩阵为随机结构时，译码性能、硬件资源和数据吞吐量平衡的问题。该方法对m行n列的校验矩阵进行列交换处理，使得校验矩阵形成k个m行ni列的子矩阵，每个子矩阵具有一定的规律。译码时，k个子矩阵间以并行机制处理信息，而子矩阵内以串行方式进行译码运算。 “B3G”系统中，LDPC码校验矩阵为随机的非规则校验矩阵，码长为3944比特。译码器采用Verilog语言描述，使用Xilinx的Virtex-ⅡPro70FPGA芯片进行实现。当迭代次数为20次时，译码速率达到了6.5Mbps。将设计下载到芯片进行验证，测试显示，译码器能够满足系统设计的要求。