锁相环电路是一个使输出信号与输入信号在频率和相位上保持同步的闭环控制系统。由于锁相环的性能优良,它已成为各类电子系统中不可缺少的基本部件。全数字锁相环相比模拟锁相环,具有一切数字电路特有的显著优点,即参数稳定,抗干扰能力强,集成度高。全数字锁相环还解决了模拟锁相环中压控振荡器(VCO)的非线性,鉴相器不精确,部件易饱和以及高阶环不稳定等难题。随着现场可编程逻辑门阵列的诞生以及锁相环理论与研究日益完善,全数字锁相环得到了越来越广泛的应用。本文在对国内外学者有关锁相环的研究成果进行深入分析与借鉴的基础上,针对传统全数字锁相环研究中存在的电路结构复杂、鉴相精度不高、锁相范围窄等问题,提出了一种新型全数字锁相环。与传统锁相环相比,在该锁相系统内,改进了鉴相模块的电路结构,其中的时间数字转换电路可将鉴相误差转换为高精度数字信号;采用基于PI控制的双边沿触发的数字环路滤波器取代了传统的数字环路滤波器的电路结构;采用可变模分频器来替换传统的固定模分频器。该全数字锁相环利用EDA技术进行系统设计,根据锁相环路系统中各个电路结构的要求,采用自顶向下的设计方法,用VHDL硬件描述语言进行综合设计,并用QuartusⅡ软件进行综合、编译和仿真分析,最后用FPGA芯片上予以验证与实现。在系统时钟为20MHz时仿真结果表明:该锁相环锁相范围约为100Hz-1MHz,系统频率捕获时间最快为2个左右输入信号周期,系统锁定时间最快为10个左右输入信号周期,且具有锁相范围大、电路结构简单和易于集成等特点。