随着集成电路集成度的提高,芯片功能验证的难度也越来越大。在芯片开发过程中,如何提高验证效率、保证验证完备性是目前芯片验证亟待解决的问题。与此同时随着数据传输速率需求的提高,并行接口存在着时序同步困难、信号偏移严重、抗干扰能力弱以及设计复杂度高等一系列问题,并行接口的传输速率已经达到瓶颈,取而代之的是速度更快的串行接口。本文研究的内容是基于UVM的FPGA高速收发器的PCS IP核的验证。FPGA可以内置一个或多个高速收发器用于数据传输。高速收发器在发送端将低速并行信号转换成高速串行信号,在接收端对信号进行恢复。PCS为高速串行数据传输协议提供了物理层基础,主要进行并行数字电路处理,可通过编码避免数据流中出现连0或连1的情况,便于时钟恢复。UVM是业内最受认可的验证方法学,它继承了VMM和OVM的优点,具有可重用性强、兼容性好、架构清晰等特点。本文在充分分析高速收发器PCS IP核的设计规范的基础上,分析验证需求,提炼出功能验证点。针对PCS特性提出层次化的可重用验证平台架构,基于UVM验证方法学通过System Verilog语言完成了验证平台的搭建。针对PCS各模块搭建了参考模型,设计了驱动器,监控器,计分板等组件,通过TLM的方法完成了验证组件的连接。通过计分板完成数据的自动比对,配合脚本工具的使用来进行仿真,使验证平台更加自动化。使用VCS工具进行仿真,使用Verdi查看波形和通过脚本分析仿真文件来追踪和分析仿真过程中的错误,通过回归测试保证了修改后的设计代码没有引入新的错误。本文的研究目标是通过UVM验证方法学设计一个验证周期短、完备性高的验证平台来提高对FPGA高速收发器PCS验证的效率。采用覆盖率驱动的验证方法,通过覆盖率指标来评价验证工作的完备性。在激励的生成上,首先通过脚本多次运行具有约束的随机测试使覆盖率达到一个较高的水平,再通过增加测试用例和定向测试的方法使覆盖率得到收敛,最终功能覆盖率达到100%,代码覆盖率达到99.65%,达到了验证目标。根据最终的验证结果可以看出基于UMV验证方法学搭建的验证平台有效提升了验证效率,节约了人力成本,减少了项目的验证周期,同时验证的完备性也有较高的保证。