近些年来,物联网技术逐渐成熟,带动了集成电路产业的快速发展。芯片作为物联网技术的核心,成为各大公司抢占的市场。模数转换器（ADC）作为信号处理中间环节的关键模块,是各类系统中不可缺少的重要电路。在物联网应用中,对模数转换器提出了低功耗,高精度的要求。SAR ADC作为低功耗ADC的代表,有望在物联网市场中占有很大的份额。但是由于比较器热噪声以及失调的影响,使得SAR ADC的应用限制在中等精度。Sigma-Delta ADC自身具有高精度的优势,但随着工艺制程的提高,使得高性能运放的设计愈发困难,在一定程度上限制了Sigma-Delta ADC的设计。基于两类ADC的特点,噪声整形逐次逼近型模数转换器（NS SAR ADC）这一新架构被提出。NS SAR ADC具有SAR ADC低功耗的特点,同时具备Sigma-Delta ADC高精度的优势。本文中首先介绍了NS SAR ADC的两类基础结构与工作原理,并提出了一个基于IIR-FIR滤波器级联的二阶的NS SAR ADC的simulink模型。该模型能够同时实现零点优化和极点优化,能够有效地提升噪声整形的效果。其中IIR滤波器用来实现零点优化,IIR滤波器主要包括P反馈环路和Ping-Pong积分器;本文提出的P反馈环路,能够在一阶积分的基础上实现二阶积分的效果,减小了一对比较器的输入对管,能够有效地减小比较器的热噪声、失调以及回踢噪声;为了对P反馈环路中的积分损失和信号损失进行补偿,本文提出了基于动态运放的Ping-Pong积分器,Ping-Pong积分器能够充分利用动态运放的增益,有效地弥补积分损失和信号损失,从而实现无损积分,同时动态运放的功耗很低,能够优化系统的功耗。为了提升系统的稳定性和噪声整形效果,在IIR的基础上增加了FIR滤波器,将噪声传递函数（NTF）的极点从右半平面移至左半平面,该FIR滤波器仅由延迟单元构成,结构简单,能够有效地降低系统的功耗。基于TSMC 65 nm CMOS工艺,本文设计了一款100 MS/s NS SAR ADC来验证该结构的性能。该ADC以8位的SAR ADC作为量化器,其中SAR ADC采用下极板采样的V_CM-Based时序来降低电荷注入的影响,并保证共模的稳定性;SAR ADC采用了冗余位校准技术,不仅能够容忍CDAC的非完全建立,还能够防止在比较器输入端由于前馈电荷注入引起的过载,从而增加余差信号处理的时间。后仿真显示,当ADC的采样频率为100 MS/s,过采样率为8,输入信号的频率为0.73 MHz时,该ADC的SFDR为94.3 d B,SNDR为87.6 d B,相比8位理想SAR ADC,SNDR实现了将近30 d B的提升;设计结果能满足高精度低功耗物联网系统的应用要求。