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高性能的模数转换器是当今微电子模拟领域研究的热点之一。基于过采样技术和sigma-delta调制机制的模数转换器(Analog to Digital Converter, ADC)广泛使用在数字音频、综合业务数字网(Integrated Services Digital Network, ISDN)、数字电话等系统中。这种高精度的模数转换器,通过采用过采样技术,增加调制器系统的信噪比,提高其实现的精度；通过使用sigma-delta噪声整形技术,降低了信号带内的量化噪声功率。sigma-delta ADC由模拟调制器和数字抽取滤波器组成,而模拟调制器的噪声整形性能决定了整个转换器系统的精度。本文首先对sigma-delta ADC的系统设计进行了深入的研究,采用MATLAB软件进行系统建模和仿真,并由此总结了一套完整的系统设计方法。根据过采样率、精度和动态性能的要求,得出调制器所需的阶数以及前馈因子、反馈因子和积分器增益因子等参数。然后再通过MATLAB系统仿真,预测出实际调制器可以达到的性能。在模拟调制器的设计中,各种非理想因素会极大地影响模拟调制器的性能。因此,对各种非理想因素进行系统的、量化的分析是必要的。本文对各种非理想因素,如运放有限直流增益、有限带宽和摆率、输出摆幅限制、开关非线性,时钟抖动、采样电容kT/C噪声等都进行了量化分析,从而为随后的电路设计提供了设计依据。sigma-delta ADC的结构主要分为单环(Single-Loop)结构和级联结构(Multi-stAge-noise-SHaping, MASH)两种,这两种结构具有各自的优缺点。针对这两种结构,本文分别设计了一个高阶单环一位结构的sigma-delta ADC和一个级联多位(MASH24b-24b)结构的sigma-delta ADC。在各种过采样sigma-delta调制器的类型中,在较高信噪比(SNR),较好谐波失真性能要求的应用中,高阶单环结构的调制器结构得到了许多设计者的青睐。尽管多位量化器的使用可以消除由于积分器过载所引起的系统不稳定现象,但是一位量化器是固有线性的,因此,在线性度要求较高的情况下得到了广泛的使用。本文中设计了一款4阶单环1位的调制器以及其后的降采样数字抽取滤波器(Decimation filter or Decimator),整个芯片采用TSMC0.18μm CMOS工艺实现,芯片面积1mm×2mm,功耗为56mW。调制器采用1.8V全差分电路结构,在过采样率64,时钟频率81.92MHz,带宽640kHz内,实测精度达到了15.31位,动态范围93.9dB。降采样数字滤波器的通带波纹小于0.01dB,阻带衰减80dB,过渡带为640kHz-740kHz。数字抽取滤波器采用全数字CMOS电路实现,因此面积和功耗成为其设计的难点所在。而数字抽取滤波器采用多级结构实现,能够显著的减少数字电路的运算量和所需的存储单元,分解后的多级滤波器的运算量和存储量要远小于未分解的单个滤波器。经过数字滤波器后的信号采样频率为奈奎斯特频率,为随后的数字信号处理降低了运算量。由于芯片中既有模拟电路,又有数字电路,为了防止数字电路的噪声影响模拟电路的性能,版图的设计也至关重要。然而,单环结构的sigma-delta ADC难以做到高速的性能。因此,未来的sigma-delta ADC将面临同时具备高速、高精度和低功耗性能的挑战。有鉴于此,本文对于宽带级联结构,提出了一个应用于无线本地局域网(Wireless Local Area Networks, WLAN)的改进型低失真sigma-delta ADC。采用前馈MASH24b-24b多位级联结构,在第二级加入反馈因子,并且每级都使用四位的量化器以减少量化噪声,从而得到较好的系统性能。由于所采用的四位DAC(Digital-to-Analog-Conve-rter)具有非线性的缺点,需要使用数字校正技术对其进行优化。目前,较为流行的数字校正技术为动态元件匹配(Dynamic Elements Match, DEM)技术,而其中以数据权重平均(Data Weighted Averaging, DWA)技术最为简单和实用。整个调制器采用0.18μm CMOS工艺设计,工作电压1.8V。测试结果表明：对于-6dBFS@1.25MHz的输入信号,采样频率160MHz时,调制器的信噪失真比(Signal-to-Noise-and-Distortion-Ratio, SNDR)峰值为80.9dB,无杂波动态范围(Spur-Free-Dynamic-Range, SFDR)为87dB,有效位数(Effect-Number-of-bit, ENOB)为13.15位。