随着微电子技术的发展,超大规模集成电路的集成度越来越高,基于片上总线的SoC(System-on-a-Chip)在设计上遇到了全局时钟难以同步、地址空间有限、无法支持多节点并行通讯与系统扩展不够灵活等问题,严重制约了集成在单一芯片上SoC的规模及系统性能。片上网络(Network-on-Chip,NoC)将计算机宏观网络技术移植到芯片设计中来,采用由虫孔交换的路由机制组成的通讯架构来代替传统的总线架构,实现处理单元(IP核)之间的互联通信,从体系结构上解决了SoC总线架构带来的问题。NoC具有良好的空间可扩展性,低传输功耗和低延迟的特点,并具备良好的并行通讯能力。论文的主要工作正是为了验证NoC通讯架构的有效性,本文基于2D-Mesh拓扑结构展开研究,重点介绍了基于FPGA(Filed Programmable Gate Array)的NoC通讯架构的设计与测试。论文的工作主要包括三个方面:( 1) NoC通讯架构总体设计、IP核的添加以及内部模块的设计,其中NoC通讯架构内部模块主要包括路由器模块和资源网络接口(Resource-Network-Interface,RNI)模块以及通讯链路;(2)FPGA的概念介绍,重点描述了FPGA开发软件QuartusⅡ的设计流程以及基于FPGA的NoC的设计方法;(3)利用相关的综合测试软件对NoC通讯架构的设计分别进行详细的测试与性能分析。为了实现NoC架构的实际应用,我们搭建了基于FPGA的一种简单的2D-Mesh NoC通讯架构平台,通过添加相应的IP核实现两个ROM核中的数据传输到加法器核中相加,然后将运算结果存储到RAM核中。在此基础上给出了NoC架构中所有模块的结构设计与验证过程、数据包格式定义、并对各模块进行了必要的面积综合、功耗分析以及时序约束与时序分析,最后确定能够将整个NoC架构下载到FPGA开发板中进行实际验证。