集成电路（IC）广泛应用于各行各业，是计算机、数字家电等电子设备的“心脏”。随着集成电路的规模越来越大，结构越来越复杂，集成电路的测试变得更加困难，测试成本在IC产品成本中所占的比重越来越高，以至于超过制造成本。扫描测试是集成电路通常采用的测试方法之一，其功耗远远高于正常工作时的功耗，扫描测试的功耗主要包括以下三个方面：1、将测试数据移入扫描链过程中产生的功耗；2、捕获测试响应数据时产生的功耗；3、将测试响应数据移出扫描链过程中产生的功耗。随着集成电路规模的不断增大，功耗问题日益成为扫描测试研究的焦点问题。为了解决上述问题，本文提出一种基于扫描链重排序的低功耗扫描测试方法。一方面，考虑扫描单元之间的联系，将拥有相同逻辑值概率较大的扫描单元尽可能地放在相邻的位置，从而降低测试向量在相邻扫描单元之间进行移位时引起的扫描链内部功耗；另一方面，考虑各个扫描单元对组合电路功耗的影响程度，将对组合电路功耗影响较大的扫描单元尽可能地放在靠近扫描链输入端的位置，从而降低测试向量移位时引起的组合电路功耗；此外，本文还加入线长的考虑，在降低功耗的同时实现线长的优化。最后，通过仿真实验对提出方法进行了验证。实验结果表明，本文在降低测试功耗和线长方面取得了有效的折中。与前人工作相比，如果只考虑功耗，测试功耗平均降低了4.4%，线长平均降低了0.2%；当折中参数α=0.6时，两种方法的测试功耗大致相当，但提出方法的线长平均降低了57.0%。