该课题主要是研究数字视频广播系统面向RS码的交织器与解交织器的构造方法.分析了交织原理及应用,采用卷积交织比分组交织延时较小,占用的存储器资源也少,由此给出一种实用的卷积交织方案,重点研究了交织与解交织器的FPGA实现中的问题.卷积交织器的硬件实现可以有几种方案,对于较小的交织深度用移位寄存器实现较为方便,但是对于较大的交织深度,则可以采用存储器作为数据缓冲区.该文讨论交织器电路实现的几种方案,并对其性能进行了分析比较,选择一种实用方案进行设计,并将设计结果以FPGA实现.同时我们详细介绍了基于FPGA进行数字系统设计的方法和流程.卷积交织器的交织速度、功耗、电路面积、占用内存、交织延时是设计中的主要因素,该文中,我们采取了单倍法来实现,减少了对存储器的使用,利用IC设计的优化设计方法来改善电路的面积和提升速度.在我们的设计中,交织器主要由三部分组成,即RAM单元,读写地址生成单元和控制电路.该文提出了一种级联法设计计数器的方法,同时对信号的延时进行了分析.在硬件设计中我们采用工业EDA标准Top-to-Down设计思想来设计我们的交织器、去交织器.使用VerilogHDL硬件描述语言来描述我们的交织器,然后进行优化.通过逻辑综合,由Verilog寄存器传输层描述生成门级电路.再通过布局步线,生成网表文件.最后,我们使用Altera公司的NiosCPU系统在芯片SOPC开发板对我们的设计的交织器、去交织器软IP核进行了测试.测试结果证明,用该文推荐的方法实观的交织器、去交织器,实现速度较快,延时较小,且仅占用较小的硬件资源.