随着集成电路制造工艺的改进,集成电路的特征尺寸越来越小、单位面积上集成的器件越来越多、阈值电压下降,软错误对集成电路的可靠性影响越来越大。寄存器是处理器中的关键部件,比较容易受到软错误影响,对整个寄存器文件进行加固设计会带来较大的面积、性能和功耗的开销。因此准确分析寄存器文件中单个寄存器对软错误的敏感度和研究寄存器部分加固技术对提高系统可靠性具有重要意义。本文将软错误在寄存器中的传播与屏蔽效应分为三种情况:指令内屏蔽效应、延迟屏蔽效应与故障传播效应,详细分析了各种屏蔽效应的量化计算方法,提出了寄存器屏蔽窗口的概念、影响区域的概念,以及基于图的寄存器窗口分析方法(GBMW)来计算寄存器架构敏感因子(AVF)。接着本文概述了寄存器加固技术,分为软件加固技术和硬件加固技术,并提出了一种利用纠错码(ECC)的寄存器部分加固架构S-Shield,通过选取AVF值较大的寄存器优先加固,在有限的开销下获得较好的可靠性提升。本文通过处理器仿真平台GEM5,验证了GBMW分析软错误屏蔽效应的准确度,其计算的寄存器AVF值与故障注入得到的实际结果比较接近,计算误差是传统的不考虑软错误屏蔽因素的静态分析方法的57%。S-Shield加固架构与传统的ECC架构相比,加固性能平均提高了23%。