超大规模集成电路、高密度芯片封装技术以及多层印制板的出现,使得集成电路引脚和芯片内部逻辑的物理可访问性正在逐步减弱以至于消失,常规的探针已逐渐无法使用。另一方面随着市场对电子产品质量可靠性要求越来越严格,测试开销在电路和系统总开销中所占的比例不断上升,常规的测试方法正面临着日趋严重的困难,边界扫描测试技术的出现正解决了这一难题。本课题顺应当前电路测试发展的研究趋势,并结合公司的实际生产需求,对边界扫描测试技术,尤其是测试矩阵生成算法进行了深入研究。论文首先研究了边界扫描技术相关基本理论,对边界扫描测试的类型进行了分析,将研究重点放在互连测试。针对互连测试进行了相关概念数学化分析,并对电路中的故障建立数学模型,同时,为方便测试算法生成测试矩阵的分析,对短路故障模型优化处理,通过数学推导分析,优化的故障模型在复杂性和故障数量等方面对边界扫描算法分析具有更优越的效果。然后针对互连测试的测试矩阵生成算法进行了研究,现有单步算法的检测性能相对较差,往往不能完成较高的测试要求。分析各单步算法的性能指标,并结合现有自适应算法的分析思想,分别从初级测试,测试结果分析,次级测试对W算法进行优化处理。另外论文鲜有地将电路故障中线与线或逻辑短路同时纳入考虑,从测试矩阵紧凑性和完备性对优化算法分析,得出测试性能高于现有自适应算法。最后本文针对边界扫描测试设计,首先结合工程实践,考虑硬件电路中不具备边界扫描结构的器件可测试性设计研究,在板级互连设计中进行改善和优化,引入可测试性设计后电路板的测试覆盖率相比较之前提高了近30%,为边界扫描测试算法的更好施加提供了硬件基础。其次应用FPGA对边界扫描测试系统进行模块搭建,对优化的自适应算法实现流程进行了分析,并实现对边界扫描逻辑的测试仿真及算法的验证,结果表明算法仿真效果明显。