随着大数据、机器学习、实时数据分析、重量级应用的虚拟化等技术的飞速发展,服务器领域对内存容量和带宽提出了越来越高的需求。服务器专用内存条利用内存缓冲器芯片来缓冲内存控制器与内存芯片之间的高速信号,从而可以支持更多的内存条并且运行在更高的速度上。论文针对正在制定中的第五代内存寄存器缓冲器(The Fifth Generation of Double Data Rate Synchronous Dynamic Random Access Memory Register Clock Driver,DDR5 RCD)芯片设计中必须解决的输入采样时钟与输出发送时钟之间的保持时间问题展开研究。通过研究固定传输延迟的实现方法,分析了输入采样时钟与输出发送时钟之间保持时间问题产生的原因。通过分析相关电路在目标的工艺电压温度(Process Voltage Temperature,PVT)范围内的仿真结果,确定设计需解决最大不超过3个时钟周期的时钟偏斜带来的保持时间问题。论文提出降速的设计思想,利用锁存器设计了一种串行转并行处理,最终结果再转串行输出的电路结构,以解决时钟间偏斜随PVT变化的输入采样时钟与输出发送时钟之间的时序路径的保持时间问题。设计了定序器电路,用于生成并同步输入采样顺序与输出发送顺序。定序器电路采用分段方式,对于高频段采用中间接力寄存器,而对于低频段采用延迟链电路。设计了自校准电路,实时跟踪采样时钟与发送时钟之间时钟偏斜的变化,实时校准定序器电路。另外,设计了锁存器及关键路径变换的方法,在不影响原有采样时钟与发送时钟间偏斜的基础上,分三段实现了额外分数周期输出延迟功能。本文设计的RCD时序保持电路在台积电(Taiwan Semiconductor Manufacturing Company,TSMC)28nm工艺下的样片测试结果表明该方案能够满足第一代DDR5 RCD内存缓冲器运行在4800MT/s数据速率下的要求。关键电路的仿真结果表明这一方案可以进一步满足第二代DDR5 RCD内存缓冲器运行在最高6400MT/s速率的要求。