在今天的IC产业中，上市时间已经成为电子产品能否成功的重要因素。在产品设计周期中，系统验证时间占据了系统设计总时间的70％左右，要缩短产品的上市时间，主要靠缩短产品的设计验证时间。随着系统验证技术的不断发展，以及片上系统SOC设计日渐占据集成电路设计发展的主流，软硬件协同验证技术的开发正愈来愈受到集成电路设计者们的重视。本论文针对于此，提出了一种面向多处理器核SOC的软硬件协同验证方法。该方法在传统的软硬件协同验证技术的基础上，在验证平台中增加了一个从传统硬件描述语言Verilog HDL到SystemC的翻译器，同化了系统软件部分与硬件部分的描述语言，由此使得系统软件部分与硬件部分的仿真验证可以在同一机器平台上进行，消除了传统的软硬件协同验证技术中由于软件与硬件部分描述语言不同而引入的进程间通信开销，大大提高了仿真验证的速度，缩短了系统验证所需的时间，更有利于加快产品的上市时间。本文在设计了该软硬件协同验证平台后，对其进行了测试。测试的结果表明，该软硬件协同验证平台能够实现对多处理器核SOC电路的验证，并且在验证时间上，相对于传统的软硬件协同验证平台来说，有十分明显的改进。