近年来，无线通信的快速发展为射频集成电路带来了巨大的市场需求，尤其是低功耗、低成本的射频集成电路越来越受到市场的青睐。随着CMOS工艺的发展，半导体器件尺寸不断缩小，已逐渐满足了低功耗、低成本和高集成度的要求，所以采用CMOS技术来进行射频集成电路的设计已成为业界的首选。设计低功耗高性能的射频集成电路成为近年来的热点课题。本文的研究内容基于0．18μm CMOS工艺，设计了低功耗分频器及鉴频鉴相器。 本文首先介绍了频率综合器的结构和原理，分析了锁相环频率综合器的结构，然后详细介绍了3种不同种类分频器的结构和原理，其中讨论了D触发器（DFF）的分类和优缺点。接着，给出了低功耗高速分频器的设计过程并重点讨论了本设计在传统分频器结构上的改进，给出了版图设计和后仿真结果。后仿真结果表明，在电源电压为0．5V时，分频器最高工作频率可达10GHz。作为频率综合器的一部分，文中还设计了采用基本脉冲结构的鉴频鉴相器，后仿结果表明在工作频率1GHz时死区小于1pS。