随着三维芯片制造技术的发展,芯片上的晶体管数量急剧增加,功能也越来越复杂,三维芯片的测试面临严峻的挑战。测试时间长与测试数据量大是三维芯片测试所面临的主要问题,因此,研究安全并且快速的芯片测试方法对降低芯片的测试成本尤为重要。本文从功耗安全的角度出发,对三维芯片的测试调度方法和测试数据压缩方法两个方面展开了研究,主要工作如下:提出了一种基于分时复用的协同优化各层之间、层与核之间测试资源的调度方法。首先,在三维芯片各层配置移位寄存器,通过移位寄存器组对输入数据的控制,实现对各层之间以及同一层的各个芯核之间的测试频率的合理划分,使位于不同位置的芯核能够被并行测试;其次,使用贪心算法优化寄存器的分配,减少芯核并行测试的空闲周期;最后,采用一种离散粒子群优化算法求出最优三维堆叠的布图,以便于充分利用硅通孔的传输潜力,提高并行测试效率,减少测试时间。另外,时分复用的方法可以有效降低因为局部过热而产生的失效风险。实验结果表明,优化后的整个测试访问机制利用率有所升高,并且测试时间获得了减少,降低了测试成本。在三态信号的基础上,提出了一种输入精简与相容压缩相结合的多重数据压缩方法。该方法先利用输入精简技术对原测试集进行部分输入精简,以减少测试集中的确定位数量;再将测试向量按多扫描划分为子向量后,利用三态信号对测试集进行部分相容和移位相容压缩编码,将测试向量用更短的码字表示;最后引入了三态检测电路并设计二维以及三维的解压结构对压缩后的数据快速解码。实验结果表明,所提出的方法在没有较高面积开销和较长解码时间的情况下能取得了较好压缩率,并且获得了较低的移位功耗。