低密度奇偶校验（Low Density Parity Check Code,LDPC）码是一类具有稀疏校验矩阵的线性分组码,不仅有接近香农限的优良特性,同时编译码复杂性较小,且结构灵活,因此成为了近年信道编码方面的研发重点。目前,随着集成电路领域的发展,设计体积小、速度快、功耗低、成本低的LDPC编码器芯片会具有较强的市场竞争力。本文针对CCSDS标准下的（8176,7154）LDPC码,进行了LDPC编码器芯片的RTL代码设计、逻辑综合、形式验证及后端版图设计,具体内容包括:设计编码电路的RTL代码,并进行仿真和板级验证;对RTL代码进行逻辑综合及形式验证,通过时序优化大大减少了路径延时,通过采用插入门控时钟及多阈值电压的方法降低芯片动态功耗;对逻辑综合生成的网表进行电路版图设计,迭代优化布局布线（P＆R）,并对布局布线结果进行DRC和LVS检查。在代码设计阶段,在掌握编码原理的基础上,针对生成矩阵的特点采用了移位寄存器实现生成矩阵的存储,设计出编码计算的核心逻辑电路,并使用Verilog语言完成了LDPC编码器RTL代码的编写,并进行了代码的仿真和板级验证。使用Design Compiler完成LDPC编码器芯片的逻辑综合,在完成综合步骤的基础上,在综合优化阶段采用插入门控时钟及多阈值电压技术大大降低了芯片的动态功耗及单元内部功耗,也相应减少了芯片面积。使用形式验证工具Formality,对逻辑综合生成的网表文件与RTL代码做比对,确保产生的网表文件逻辑功能无误。使用Innovus完成LDPC编码器的后端版图设计,除了完成从设计读入、到布局规划、布局、时钟树综合再到布线的基本操作,还通过优化LDPC编码器芯片的布局,使芯片的时序、面积以及布线资源得到一定程度的优化,通过高层走线、设置不同线宽来优化布线策略,使电源线的电压降降低、功耗减小。另外,在时钟树综合时,通过对时钟信号布线规则的重设置及插入门控时钟的方法,减小了时钟树的延时及偏差。布线完成后,使用Tempus对版图进行了时序分析及优化并对时序违例部分进行修复,并给出修复前后报告对比。本次LDPC编码器芯片基于先进的ASIC（Application Specific Intergrated Circuit）设计与验证平台、采用180nm工艺对LDPC编码器进行后端版图设计。其后端设计结果表明,该芯片的工作频率为200MHz,规模大小为59.4万逻辑门,版图设计面积为3mm×3mm,在经过设计规则检查及版图电路图一致性检查等物理验证后,本次设计的LDPC编码芯片能够达到流片标准。