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【摘 要】
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该文就是在卷积码约束度大的情况下,降低Viterbi译码器的硬件复杂度,同时保证一定的译码速率,用FPGA上设计实现Viterbi译码器.该文的设计采用从下至上(Bottom up)的设计方式,
【机 构】
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北京理工大学
【出 处】
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北京理工大学
【发表日期】
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2003年期
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