纠错码做为数字通信系统的重要组成部分，在上世纪末和本世纪初得到了高速的发展，目前，纠错码正在往低BER和低复杂度的方向发展。纠错码测试是纠错码技术发展不可缺少的环节，随着性能要求的提高，相应的测试数据量也成指数增加，继续利用传统的软件仿真方式在BER为10-10的点仿真耗用的时间需要数十天，而目前对于磁盘存储系统来说，其要求的BER已达到了10-15，软件仿真方法将不可能实现。因此，本文中提出了一种软硬件联合测试的方法，利用软件程序的直观性和硬件的高速性能相结合，针对BER为10-10的性能仿真点的测试需求。　　 软硬件联合测试的一个重要方面是软件和硬件之间数据传输，在本文中，利用分层思想来设计和实现软硬件之间的数据通道。实现时，利用高速的数据采集卡做为软硬件之间的物理传输通道，经过两层校验保证软硬件接口适配层之间的数据无差错到达，其中，在数据链路层通过添加校验位的方法保证帧数据的完整性，在无差错传输层利用确认-重传的方式保证帧无丢失。在接口适配层利用开放的接口模块与功能模块进行连接，这样可以在被测试的纠错码编译码器吞吐能力不匹配的情况下，通过并行例化从而使系统的吞吐能力最大。　　 高性能的噪声源是纠错码正确测试的重要因素，对于低BER测试来说，噪声源必须速率快，随机性能好。本文提供了高斯随机数发生器的FPGA设计和实现过程。首先设计实现了MT-19937均匀伪随机数发生器，周期达到219937，然后利用Box Muller算法将均匀随机数转换为具有高斯分布的伪随机序列，实现BM算法时，通过改进的位宽分配，使输出幅值提高了1.5δ，满足BER为10-15的仿真的测试要求。　　 利用设计的测试系统对码长为1784，码率为0.437的四进制LDPC进行测试后得到的性能曲线，和软件测试相比测试效率大大高于软件测试。