【摘 要】
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随着大数据的兴起以及信息技术的快速发展,数据传输对总线带宽的要求越来越高,并行传输技术的发展受到了时序同步困难、信号偏移严重,抗干扰能力弱以及设计复杂度高等一系列问题的阻碍。与并行传输技术相比,以SerDes（Serializer,De-serializer）系统为代表的串行传输技术的引脚数量少、扩展能力强、采用点对点的连接方式,而且能提供比并行传输更高的带宽,因此现已广泛用于嵌入式高速传输领域。
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随着大数据的兴起以及信息技术的快速发展,数据传输对总线带宽的要求越来越高,并行传输技术的发展受到了时序同步困难、信号偏移严重,抗干扰能力弱以及设计复杂度高等一系列问题的阻碍。与并行传输技术相比,以SerDes（Serializer,De-serializer）系统为代表的串行传输技术的引脚数量少、扩展能力强、采用点对点的连接方式,而且能提供比并行传输更高的带宽,因此现已广泛用于嵌入式高速传输领域。然而,由于SerDes技术设计包含了半定制、全定制以及纯模拟电路等多种方法,是一个数模混合系统;与此同时,它所处理的信号速率通常高达Gbps以上,是一般微处理器主频的几十倍,因此衍生出一系列的高速信号完整性的问题,如介质损耗、串扰、码间干扰等,使得设计难度大幅增加。本文基于对高速和高质量数据传输需求的背景,针对高速信号完整性的问题对SerDes发送器电路进行了研究和设计。首先,为了高速时钟（16GHz）能够正确实现二分频的功能,设计了C2MOS D触发器,避免了由于时钟重叠引起的抖动,从而影响了时钟质量;其次,为了并串转换电路能有一个良好的输出波形,在每个MUX电路之后都加上了重定时电路,减小了输出毛刺和时钟引起的数据抖动;最后,为了使信号能够更好地适应不同的信道衰减,在输出端采用可编程的电流模逻辑驱动器,使得预加重增益能够实现0-10.46dB可调。本文基于UMC28nm的标准CMOS工艺,采用Cadence工具对所设计的各个模块电路进行了前仿真验证,并完成了单通道SerDes发送器的版图绘制和后仿真验证,总体电路版图面积为226μm×100μm。后仿真结果表明,在0.855V的电源电压、ss工艺角和125℃的条件下,本文所设计的SerDes发送器可实现16Gbps的最大数据传输速率,不加预加重时的差分输出眼图数据抖动为0.059UI（Unit Interval）,眼图宽度为0.94UI,满足协议规定。
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