随着大规模、超高速集成电路的飞速发展,数字系统的集成度越来越高,运算速度越来越快,这使得全数字锁相环在数字通信、控制工程及无线电电子学的各个领域中的应用也越来越广泛。未来的集成电路技术的发展趋势,是把整个系统集成到一个芯片上,这种芯片被称为片上系统(SOC)。因此,研究能够嵌入系统芯片内的全数字锁相环,提高环路的工作性能,具有十分重要的意义。全数字锁相环的结构形式是多种多样的。其主要的性能指标之一是要求捕捉时间短、同步误差小、抗干扰能力强,而缩短捕捉时间和减少同步误差是矛盾的两个方面。本文分析了产生这一矛盾的主要原因,提出了一种具有高精度自动变模控制的快速全数字锁相环系统。该系统利用鉴相器的输出信号进行快捕区、慢捕区和锁定区的切换,并通过对数字环路滤波器的模数进行自动调节,来实现对环路带宽的实时控制。它能够有效地克服环路捕捉时间与抗噪声性能的矛盾。具有同步建立时间短、抗干扰能力强、静态相差小和易于集成等特点。本文着重论述了该锁相环的基本原理和实现方法,采用Verilog HDL语言对这种新型全数字锁相环进行了系统设计,并对其性能进行了分析和计算机仿真。本设计采用的仿真设计环境是ModelSim SE PLUS 6.0,综合工具则采用Quartus II 4.0。将这两款软件结合使用,可以对基于Verilog HDL描述的数字系统进行设计输入、功能仿真、时序仿真及器件编程。在设计方法上,本课题采用了自顶向下的设计方法。在设计过程中采用了边设计边验证的设计与验证相结合的设计流程,大大提高了设计的可靠性。