由于受到空间辐射的影响，使得存储器较大概率发生单粒子翻转事件，严重影响了航天设备运行的可靠性。本文基于TMS320VC33平台自主设计实现了基于FPGA的32位EDAC系统，当存储器发生SEU事件时，该EDAC系统能够正确实现纠1检2功能，克服了SEU事件给星载计算机带来的影响。本文的主要贡献包括：(1)研究了用于EDAC纠1检2码的编解码的基本理论，对比实现了三种纠1检2码：(39,32)扩展Hamming码，(39,32)Hisao码和(40,32)SEC-DED码，从FPGA实现的逻辑延时考虑，最终选择(40,32)SEC-DED码作为32位DAC系统的码型设计基础；(2)基于TMS320VC33平台，采用Verilog HDL语言设计实现了EDAC编解码模块，采用子表达式共享技术优化了EDAC译码逻辑；并针对SEU事件设计实现了发生1-bit错时EDAC自动回写功能。综合结果表明，EDAC模块在Actel FPGAA54SX72A的最大组合逻辑延时为22.677ns。板级测试表明，当DSP工作频率为60MHz，DSP访问SRAM需要1个等待时钟周期时，EDAC模块能够正确完成纠1检2和回写功能，满足应用需求；(3)为了进一步隐藏EDAC延时，本文尝试了采用访存地址预测方案对DSP访问SRAM的地址进行预测。当DSP工作频率为40MHz时，EDAC系统可以正常工作。对于具有大量顺序访存的应用程序，采用访存地址预测方案可降低EDAC系统平均访存延时；(4)为了确保星载EDAC系统的高可靠性，进一步对(40,32)SEC-DED码进行了可靠性验证，设计了仿真测试用例。通过对仿真测试时间进行估算，提出重点对1位错和相邻两位错的情形进行测试。