【摘 要】
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近年来,低密度奇偶校验码(Low Density Parity Code,LDPC)由于其接近香农限的优异性能,在各种通信系统中得到了广泛的应用。IEEE 802.11n、IEEE 802.16e以及DVB-S2标准中都采
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近年来,低密度奇偶校验码(Low Density Parity Code,LDPC)由于其接近香农限的优异性能,在各种通信系统中得到了广泛的应用。IEEE 802.11n、IEEE 802.16e以及DVB-S2标准中都采用了LDPC码作为其纠错编码,802.11ax也选用LDPC作为一种信道编解码。为了满足不同信道环境的通信质量的要求,有必要研究多码率的LDPC编解码实现方案以满足802.11ax系统的通信质量和吞吐量的需求。QC-LDPC码是一种通过对基础矩阵循环移位得到的一种结构性(architectureaware)的LDPC码,这种LDPC码以其准循环特征,大大降低了实现复杂度,从而可以达到更高的运算并行度和吞吐量。本文首先基于SRAA和RLA算法,针对目前应用最为广泛的802.11标准规定的LDPC校验矩阵,给出了一种适用于FPGA的低复杂度的编码器实现方法,并通过仿真证明了该方法能够成功实现码率兼容。同时,本文从译码器的角度,介绍了三种主流的译码器实现方案,包括串行、并行、串-并行方案,并比较了三者的优缺点,在此基础上提出了一种基于串-并行结构的LDPC译码器。最后通过对逻辑设计进行仿真和综合,验证了本文提出的编解码实现方案的完备性,在保持LDPC码良好性能的同时,满足了资源优化和吞吐量的性能要求。
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