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大点数FFT变换对处理器的运算能力和访存带宽要求非常高,通常是图像处理、雷达信号处理、卫星通信、生物医学等高吞吐、高实时性应用的瓶颈。FFT运算的计算复杂度高,数据通信量大,因此研究高速、低资源消耗、且便于硬件现实的FFT加速器实现技术的工作变得极有实际价值。本文为了适应复杂数字信号处理对不同维度、不同点数的FFT计算任务,在研究一维、二维、三维FFT算法的原理和影响FFT硬件加速器性能的各种因素的基础上,设计了一种变维度FFT硬件加速器。以Xilinx Virtex6 FPGA为验证平台对本文设计的FFT加速器进行了验证,结果表明所设计的FFT加速器功能正确且性能达到系统设计要求。本文的主要研究工作如下:1、研究分析了 FFT的多种算法原理及多种硬件实现结构,通过比较各个算法对应的运算量及硬件实现的复杂度,选择了针对不同任务下不同点数、不同维度下适合实现的基-2FFT面划分并行算法及多路并行处理架构。2、本方案采用体-面-线的数据组织形式,从面和线2个层次展开计算,以面为基本存储单位,以线为基本计算单位,提高了 FFT运算的并行度,减少了处理器间的数据交互。3、通过乒乓预读取的设计和无冲突的地址调整模块,提高了整机的运算访存比。4、本文设计的FFT加速器内含4个并行计算单元,支持IEEE-754标准下的32位单精度浮点数32点到64K点一维FFT运算,32点到256点的二维和三维FFT运算,且具有较强的可扩展性,可根据需要实现m×n×p序列的FFT运算。5、本文的设计已在Xilinx Virtex6 FPGA芯片上进行原型验证,最高工作频率184.88MHz,在功能性正确的基础上同时达到了系统设计提出的性能要求。