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模数转换器(ADC)能将现实生活中的温度、压力、声音和图像等模拟信号转换为更容易储存、处理和发射的数字信号，因此被广泛应用于各类电子产品中。而随着移动无线网络由4G时代向5G时代发展，尤其是下一代的光通信系统更是需要GS/s量级的采样速率的模数转换器，使得市场对ADC的量化速率提出了更高的要求。在便携式电子应用领域，人们的生活需求使得市场对低功耗ADC的呼声越来越高。所以，对高速低功耗的ADC进行设计和研究是很有意义的。
一些主流的通信系统需要超高速中等分辨率低功耗的ADC，例如超高带宽的射频系统，串行链路和以太网转换器。纵观市场上的多种ADC，其中，FlashADC量化速度最快，但是牺牲了大量的功耗和面积。流水线型模数转换器(Pipeline ADC)量化速度快精度高，但由于级间运放的存在，功耗极高。逐次逼近型模数转换器(SAR ADC)具有低功耗高精度的优点，但是其量化速度较慢。虽然可以通过时域交织技术和其特有的每步两位(2Bit/cycle)量化技术来提高其量化速率，但是在交织数小的情况下，其速度性能依然不够理想。因此，设计一款量化速率高、功耗低以及交织通道数少的ADC成为了一项关键挑战。
本文对SARADC特有的2Bit/cycle量化方法和PipelinedSARADC进行了重点研究。提出了一种应用于超高速逐次逼近-流水线混合型模数转换器(Pipelined SAR ADC)的新型2Bit/cycle的时序架构。仿真表明：提出的新型架构可以有效避免传统2Bit/cycle时序操作中50%概率的采样开关管漏电，同时移除原有的预置位操作，有效增强系统稳定性，在将传统PipelinedSARADC系统的量化速率提高一倍的基础上，又能进一步使传统2Bit/cycle时序系统的量化速率提高约12%。此外，还对系统的采样开关，比较器，异步时序模块等关键电路进行了改进，进一步提升了系统的工作速率和可靠性。本文还详细分析了系统中各个关键模块的的非理想因素，并提出了相应的改进方案。通过时域交织使得超高速、中等精度的ADC得以实现。
本文基于TSMC65nm1P9M1.2V标准CMOS工艺，采用所提出的新型2Bit/cycle时序架构，设计实现了一款7Bit2GS/s的Pipeline-SARADC系统。仿真表明：当采样频率为2GS/s，输入正弦差分信号的频率为924.927MHz时，无杂散波动态范围(SFDR)为55.24dB、信号噪声失真比(SNDR)为43.45dB、有效位数(ENOB)为6.92位。达到了良好的性能指标。
一些主流的通信系统需要超高速中等分辨率低功耗的ADC，例如超高带宽的射频系统，串行链路和以太网转换器。纵观市场上的多种ADC，其中，FlashADC量化速度最快，但是牺牲了大量的功耗和面积。流水线型模数转换器(Pipeline ADC)量化速度快精度高，但由于级间运放的存在，功耗极高。逐次逼近型模数转换器(SAR ADC)具有低功耗高精度的优点，但是其量化速度较慢。虽然可以通过时域交织技术和其特有的每步两位(2Bit/cycle)量化技术来提高其量化速率，但是在交织数小的情况下，其速度性能依然不够理想。因此，设计一款量化速率高、功耗低以及交织通道数少的ADC成为了一项关键挑战。
本文对SARADC特有的2Bit/cycle量化方法和PipelinedSARADC进行了重点研究。提出了一种应用于超高速逐次逼近-流水线混合型模数转换器(Pipelined SAR ADC)的新型2Bit/cycle的时序架构。仿真表明：提出的新型架构可以有效避免传统2Bit/cycle时序操作中50%概率的采样开关管漏电，同时移除原有的预置位操作，有效增强系统稳定性，在将传统PipelinedSARADC系统的量化速率提高一倍的基础上，又能进一步使传统2Bit/cycle时序系统的量化速率提高约12%。此外，还对系统的采样开关，比较器，异步时序模块等关键电路进行了改进，进一步提升了系统的工作速率和可靠性。本文还详细分析了系统中各个关键模块的的非理想因素，并提出了相应的改进方案。通过时域交织使得超高速、中等精度的ADC得以实现。
本文基于TSMC65nm1P9M1.2V标准CMOS工艺，采用所提出的新型2Bit/cycle时序架构，设计实现了一款7Bit2GS/s的Pipeline-SARADC系统。仿真表明：当采样频率为2GS/s，输入正弦差分信号的频率为924.927MHz时，无杂散波动态范围(SFDR)为55.24dB、信号噪声失真比(SNDR)为43.45dB、有效位数(ENOB)为6.92位。达到了良好的性能指标。