Turbo码于1993年由 C.Berrou提出,在低信噪比下具有接近 Shannon理论极限的优异译码性能,引起了人们极大的研究热情。随着通信系统朝着高速率数据传输的方向发展,数据传输速率的要求高达上百兆,而 Turbo码复杂的迭代译码算法给通信系统引入了较高的延迟,限制了 Turbo码的应用。因此,Turbo码当前的研究热点之一,是设计资源消耗较小的硬件可实现的高速 Turbo码译码器。　　本文首先进行 Turbo码编译码算法的理论分析,在此基础进行 Turbo码编译码系统的仿真分析,尤其分析了码的误比特性能和译码复杂度,然后在两者间权衡确定设计参数,并利用 Xilinx ISE开发软件完成了基于 FPGA的 Turbo码编译码器的设计与仿真。同时,针对 Turbo码译码延迟过高造成系统吞吐率降低的问题,对 Turbo码分块并行译码结构进行改进和优化,使得 Turbo码编译码器的系统吞吐率显著提高,而且有效节省了硬件资源,降低了译码复杂度。此外,针对 Turbo码的并行译码结构,提出了一种与之相匹配的 QPP交织/解交织的实现方案,其不仅能够向译码器提供无冲突的并行实时前后向交织图样,而且实现复杂度较低,资源消耗较少,具有硬件可实现性。　　在 MATLAB/Simulink环境下,结合 System Generator开发工具,搭建测试系统对 Turbo码编译码器进行仿真,验证 Turbo码编译码器的正确性及其译码性能。仿真测试结果表明,所设计的 Turbo码编译码器在系统吞吐率、误码性能和硬件资源消耗三个方面均达到了预期的设计目标。