随着应用需求的增加，浮点运算单元(FPU)广泛地应用于数字信号处理、语音图像处理等领域，由于浮点运算带来的高精度优势，浮点单元不可避免的成为CPU中重要组成部分。浮点除法指令在所有浮点指令中占有的比重很小，但是浮点除法对CPU的总体性能的提升却是瓶颈。因此，设计高性能的浮点除法器成为必然。　　 本论文主要基于SRT-16除法算法对双精度浮点数除法器进行了设计，涉及的工作从算法到硬件结构，从模块设计仿真到总体浮点除法器功能仿真验证，现将所做的工作予以总结，主要包括以下几个方面：　　 1)分析了除法主流算法，根据设计预期规定的17拍完成浮点除法运算，选定了SRT-16除法算法作为实现双精度浮点除法运算的首选方法。根据IEEE-754浮点标准，设计了异常处理模块、舍入模块。同时根据SRT-4除法算法，设计并优化了SRT-16除法结构，同时完成了商选择逻辑模块、商飞速转换模块等核心模块的设计及功能仿真。　　 2)验证采用模拟验证结合功能覆盖率验证的方法，完成模拟验证的同时完成了各个模块的功能覆盖率验证，搭建了C与RTL比对平台来完成功能覆盖率的验证，并验证功能正确。　　 3)采用SMIC130nmCMOS工艺对浮点除法器进行了DC综合，最终在给定的时序约束条件下能够满足时序要求(lcycle/3.3ns)。