随着半导体工艺技术的发展,更多的微处理器及存储器被整合到单个芯片上,导致了片上系统SoC的设计复杂度随之变得越来越高。集成电路中传统的基于总线体系结构的SoC设计已经无法满足未来工艺发展的需求,甚至将成为制约系统性能提升的因素。于是NoC (Network On Chip)作为未来纳米级高性能的体系结构被提出来并迅速成为研究热点。在深亚微米技术下,随着制造工艺的进步和集成电路特征尺寸的减小,片上互连线的功耗和时延将会不断变大。由于互连线的横截面积的减小会引起互连线电阻的提升,互连线的时延将会大幅超过晶体管的时延。考虑到片上通信的数据量的进一步增加,片上通信所产生的功耗已经成为制约片上多处理器发展的最大的技术约束。因此尽管片上网络的架构在集成电路设计领域是研究热点,过多的功率损耗及由此产生的一系列问题还是无法满足未来的片上多核处理器的需求。在当前的设计流程中,单独追求时延的最优会导致功耗过大,因此本论文以NoC的低功耗设计为目标,并引入片上通信的时延作为约束条件,来解决片上互连线设计规划问题。通过对片上通信产生的功耗过高问题及现有解决方案进行调查研究,并进一步查阅资料,对相关领域进行了探索。本文的主要研究内容和成果概述如下：1)片上通信的功耗问题由于传输数据时互连线上会产生开关电容,片上互连线存在功耗增大的问题。如果不解决功耗问题,将会制约片上网络的性能,在实际应用中会产生芯片发热量过大,如移动应用设备续航时间过短,耗能等问题。片上网络的功耗分为三部分：开关功耗、短路功耗和泄露功耗。在深亚微米下,片上互连线产生的功耗会占到片上网络总功耗的很大部分。考虑到开关功耗为片上互连线所产生的主要功耗,减小开关功耗可以有效降低片上通信的总功耗。因此本文通过对开关功耗进行优化,来实现对片上网络通信总功耗的降低,符合未来的片上多核处理器CMP的低功耗设计需求。2)电压低摆幅技术的研究片上网络的开关功耗受到电压摆幅的影响,在缺少先进方法和改进架构来减少平均线长的情况下,减少电压摆幅是最好的提高能力效率的方法。本文介绍了几种传统的电压低摆幅的技术：通用电平转换器(CLC)、伪差分互连线(PDIFF)、对称源跟踪器(SSD)等,但这些技术都存在功耗减少有限、性能影响过大、鲁棒性较弱以及设计复杂度过高等问题。因此,电容驱动电压低摆幅技术(CDLSI)被引入并作为本文研究重点。通过在传输端串联电容型晶体管的方法,在不需要额外参考电压的情况下降低了传输线的电压摆幅,从而降低了传输功耗。此外,驱动端电容的预加重作用提高了传输带宽,并减小了驱动负载,能够有效地减少驱动端的功耗和面积。本文针对电容驱动电压低摆幅技术,在深亚微米技术下,分别通过埃尔摩模型和单比特能量传输模型对CDLSI的驱动端和接收端电路以及传输导线的时延和功耗进行建模,能够对CDLSI的传输性能进行分析。3)功耗-时延优化模型在片上网络的互连线设计过程中,由于片上IP核数量不断增多,片上互连线的数量和长度都随之不断增大。为了满足设计需要,片上互连线通常被划分为包含缓存器或转发器的小段。转发器的尺寸和之间的互连线通常是以片上网络的时延为目标进行优化的。但是此类优化方案往往会导致片上通信产生的功耗显著地增大,与本论文的研究目标冲突。通过对片上网络的低功耗设计中的规划和实现问题进行调查研究后,发现针对传统的电压全摆幅电路的规划和实现有部分研究,然而并没有针对采用电压低摆幅技术的互连线的优化方案。由于电压低摆幅电路的结构不同于传统的电压全摆幅电路,具有特殊性,所以针对传统的电压全摆幅电路的低功耗优化方案并不适合电压低摆幅互连线的优化。考虑到CDLSI相对于其他传统的电压低摆幅技术的优点,本文基于CDLSI技术,提出了电压低摆幅片上网络互连线的功耗-时延优化模型。该模型在时延最优的条件下,通过以适量时延增加为代价来对功耗进行优化。仿真计算结果表明,该模型可以以较小的时延作为代价,有效的降低片上网络互连线的功耗。4)能量驱动优化流程在片上网络的设计流程中,时延作为决定片上网络的性能的主要因素,需要在设计中被考虑到。现有的片上网络设计流程主要针对电压全摆幅电路,因此通常采用对时延进行单目标优化的策略。随着功耗问题逐渐成为了限制片上网络性能的主要因素,针对时延的优化设计违背了低功耗的设计需求。本文结合现有的片上网络互连线设计流程,综合考虑片上网络互连线的功耗和时延两项指标,在时延的约束条件下,使用基于所提出优化模型的能量驱动优化算法对功耗进行优化。该算法采用迭代的方式,以电压全摆幅互连线的时延为约束条件,对片上网络的互连线功耗进行优化。仿真结果表明,该算法在保证时延约束的情况下,显著地降低了片上通信的功耗。