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同步数字体系SDH(Synchronous Digital Hierarchy)是新一代的传输体制。SDH网络以其具有的高度灵活性、可管理性等优势，迅速成为通信网络的骨干网络。由于SDH设备的复杂性，SDH专用集成电路(ASIC)的设计使用就成为SDH发展的必然趋势。目前，国内企业生产的SDH设备的关键核心芯片主要依赖于进口。因此，SDH关键芯片的自行研制，对于提高我国在通信领域的竞争能力，具有重大意义。 本论文首先介绍了同步数字体系SDH的基本知识，主要包括STM-N的帧结构及SDH复用原理。在此基础上，介绍了STM-1分／插复用器的基本功能和模块划分。STM-1分／插复用器的SDH功能主要集中在STM-1／VC-4高阶复用器、数字交叉连接模块和VC-4／E1映射处理器上。在完成STM-1分／插复用器的总体设计方案的基础上，进行了STM-1／VC-4高阶复用器的ASIC设计。从系统设计的角度介绍了STM-1／VC-4高接复用器的设计思路，进行了功能划分和模块划分。该高阶复用器主要完成STM-1到VC-4的复用和解复用，具体包括STM-1信号的帧同步、并行扰码／解扰、段开销插入／抽取、指针产生／解释，同时提供告警及监控功能。 本设计采用了基于Verilog硬件描述语言的自顶向下的设计方法，使用Synopsys公司的VCS完成功能仿真，使用Design Compiler完成设计综合，并采用ALTERA公司的FPGA(Cyclone系列)EP1C6T144C8器件对关键模块进行了FPGA验证。 本课题的关键技术在于：接收端的帧同步技术、数据并行化技术、并行扰码技术及指针的产生／解释。接收端的帧同步器对同步性能的影响重大。首先分析了影响帧同步器性能的参数，基于这些分析，确定了STM-1帧同步器的参数和帧同步码组，提供并比较了两种设计方案。在SDH集成系统中，需要用到数据的并行化技术及并行扰码技术，以降低ASIC的实现难度。使用扩展矩阵法由ITU-TRec.G707／Y.1322建议中给出的串行扰码算法推导出了并行扰码算法，设计实现了8路并行扰码／解扰器。最后，给出了指针产生、解释模块的设计。